可选择连接或断开待测目标芯片的测试方法
【专利摘要】本发明涉及半导体【技术领域】，公开了一种可选择连接或断开待测目标芯片的测试方法，测试芯片包括待测目标芯片及放在划片槽内的可寻址电路两个部分，两个部分在同一晶圆上制造出来；需要测试待测目标芯片时，制造连接待测目标芯片与可寻址电路的连接层，连接待测目标芯片与可寻址电路的互联。本发明中可寻址电路预先放置和预制，可以根据用户需求选择是否连接目标芯片进行测试。本发明在测试时时间更短，速度更快；同时可寻址电路的利用率更高；当划片槽内存在DUT阵列时，在测目标芯片之前划片槽中DUT和可寻址电路之间是直接连接的，以便更好监控制造工艺。
【专利说明】可选择连接或断开待测目标芯片的测试方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，尤其涉及了一种可选择连接或断开待测目标芯片的测试方法。
【背景技术】
[0002]随着微电子技术的进步，集成电路已经进入了超深亚微米的时代，电子器件的特征尺寸越来越小，芯片规模越来越大，数千万甚至超过10亿门的电路可以集成在单一的芯片上。半导体工艺已经发展到40/28纳米甚至更低的先进工艺节点，对应版图的最小线宽越来越小，而芯片的规模越来越大，版图设计复杂度越来越高。使用目前的主流的198nm光刻技术，实际片上系统芯片产品按照设计规则设计后成品率仍可能较低，量化很多影响因素对成品率的提高非常重要。
[0003]在半导体制造过程中通过短程测试芯片或可寻址测试芯片来测试获取生产工艺的缺陷率和成品率，根据在晶圆放置位置的不同，可分为两类:独立测试芯片和放置在划片槽内的测试芯片。独立测试芯片面积较大，需要占据一个芯片的位置，这样就相当于半导体制造厂商需要支付这一部分面积掩模的制造费用。划片槽是晶圆上为切割芯片时预留的空间，将测试芯片放置于划片槽，可以占据芯片的位置，这使半导体制造厂商就不需要承担昂贵的掩模费用，节省了大量的成本。一般可寻址测试芯片的工作原理是把待测目标芯片放置在设计好的可寻址电路中去并完成连接、绕线后对其进行测试。
[0004]还有一种方法是:在待测目标芯片中选取关键晶体管并添加焊盘和接触层来辅助被选择的关键晶体管来绕线并测试，这种测试方法测试单元被连接到焊盘上，每个测试结构都对应相应的焊盘，虽然现在的技术中有测试结构共用焊盘的情况，但是由于焊盘占有一定的面积并且限制被测试器件数量，因此测试的时间比较长。
[0005]在半导体工艺中制造连接的方法有很多种，较常用的有:(1)添加金属层和掩模层并光刻出连线；(2)电子束直写技术:利用电子束在涂有感光胶的晶片上直接描画或投影复印图形，产生出直写出来的连线；(3)聚焦离子束曝光技术:利用离子束直接在衬底片上描画图形或转印图形，产生所需的连线。
[0006]本发明针对测试芯片的位置限制、面积利用率低、测试器件数量限制、测试时间长的不足，提供了一种把可寻址电路(和DUT阵列)放置在与待测目标芯片相邻的划片槽中而形成的可寻址测试芯片的方法，这种测试芯片可以不完全放在芯片上或划片槽内，不用添加焊盘，提高了可寻址电路的利用率；测试不用限制测试的目标芯片数量，且没有探针接触时间，提高了测试速度、缩短了测试时间；使用可寻址电路直接在DUT阵列和待测芯片之间进行测量保证测试的准确度。

【发明内容】

[0007]本发明针对现有技术中限制了测试器件数量和测试时间长的缺点，提供了一种可以选择性连接或断开待测目标芯片的可寻址测试芯片。[0008]为了解决上述技术问题，本发明通过下述技术方案得以解决:
[0009]可选择连接或断开待测目标芯片的测试方法，测试芯片包括待测目标芯片及放在划片槽内的可寻址电路两个部分，两个部分在同一晶圆上制造出来；需要测试待测目标芯片时，制造连接待测目标芯片与可寻址电路的连接层，连接待测目标芯片与可寻址电路。
[0010]可选择连接或断开待测目标芯片的测试方法，测试芯片包括待测目标芯片及放在划片槽内的可寻址电路、DUT阵列三个部分，三个部分在同一晶圆上制造出来，需要测试待测目标芯片时，断开DUT阵列与可寻址电路的互联，制造连接待测目标芯片与可寻址电路的连接层，连接待测目标芯片与可寻址电路的互联。
[0011]作为优选，其特征在于:在划片槽内还包括器件和焊盘。
[0012]作为优选，连接层为一个或多个金属层，光刻出连线连接。
[0013]作为优选，待测目标芯片与可寻址电路的连接，通过电子束直写方法来实现。
[0014]作为优选，待测目标芯片与可寻址电路的连接，通过聚焦离子束技术引导金属沉积的方法来实现。
[0015]作为优选，断开DUT阵列与可寻址电路的互联，由聚焦离子束切割来实现。
[0016]作为优选，待测目标芯片与可寻址电路的连接或断开根据产品芯片的性能及良率来判断。
[0017]本发明由于采用了以上技术方案，具有显著的技术效果:
[0018]本发明中可寻址电路预先放置和预制，但他们没有连接到任何设备就可以执行目标芯片中的可寻址和测试功能，这是不同于当前使用的可寻址测试芯片。本发明与使用焊盘来测试芯片相比这种方法在目标芯片的多个设备可以连接和测试，本发明在测试时时间更短，速度更快，同时，可寻址电路的利用率更高，本发明是在目标芯片划片槽DUT和设备之间的直接连接的，以便做更好地调试。
【专利附图】

【附图说明】
[0019]图1是本发明实施例1的示意图；
[0020]图2是本发明实施例2的示意图；
[0021]图3是传统的添加焊盘或者接触层来测试待测芯片的方法；
[0022]图4为传统测试时添加好焊盘或者接触层测试待测芯片所占有的面积的第一种示意图；
[0023]图5为传统测试时添加好焊盘或者接触层测试待测芯片所占有的面积的第二种示意图。
【具体实施方式】
[0024]下面结合附图与实施例对本发明作进一步详细描述。
[0025]实施例1
[0026]可选择连接或断开待测目标芯片的测试方法，测试芯片包括待测目标芯片及放在划片槽内的可寻址电路两个部分，两个部分在同一晶圆上制造出来，当划片槽内没有DUT阵列时，不需要测试待测目标芯片时，可以不用制造连接待测目标芯片与可寻址电路的连接层；需要测试待测目标芯片时，制造连接待测目标芯片与可寻址电路的连接层；连接待测目标芯片与可寻址电路的互联。
[0027]本实施例连接层为一个金属层，光刻出连线连接。当然也可以根据需要连接层为多个金属层。
[0028]在划片槽内还可以包括器件和焊盘。还可以包括已经存在设计目标区域的其它电路。
[0029]待测目标芯片与可寻址电路的连接或断开根据产品芯片的性能及良率来判断。
[0030]实现待测目标芯片与可寻址电路连接后即可对待测的目标芯片进行测试与分析。
[0031]所述的待测目标芯片即芯片制造商制造出的产品芯片，当产品芯片性能良好及良率正常时则不需要在产品芯片中选择待测目标芯片进行测量，此时不需要通过连接层来连接可寻址电路和待测目标芯片；当产品芯片性能、良率异常，需要对产品芯片做进一步测试分析时，则可以选择产品芯片中的一个或多个作为待测目标芯片与可寻址电路连接后进行测量。
[0032]实施例2
[0033]可选择连接或断开待测目标芯片的测试方法，测试芯片包括待测目标芯片及放在划片槽内的可寻址电路、DUT阵列三个部分，三个部分在同一晶圆上制造出来，且可寻址电路与DUT阵列相互连接，当芯片性能、良率正常时不需要测试待测目标芯片，可以不制造连接待测目标芯片与可寻址电电路的连接层；当需要测试待测目标芯片时，断开DUT阵列与可寻址电路的互联，制造连接待测目标芯片与可寻址电路的连接层，连接待测目标芯片与可寻址电路的。
[0034]连接层为一个金属层，光刻出连线连接。
[0035]在划片槽内还可以包括器件和焊盘。还可以包括已经存在设计目标区域的其它电路。
[0036]待测目标芯片与可寻址电路的连接或断开根据产品芯片的性能及良率来判断。
[0037]实现待测目标芯片与可寻址电路连接后即可对待测的目标芯片进行测试与分析。
[0038]所述的待测目标芯片即芯片制造商制造出的产品芯片，当产品芯片性能良好及良率正常时则不需要在产品芯片中选择待测目标芯片进行测量，此时不需要通过连接层来连接可寻址电路和待测目标芯片；当产品芯片性能良率异常，需要对产品芯片做进一步测试分析时，则可以选择产品芯片中的一个或多个作为待测目标芯片与可寻址电路连接后进行测量。
[0039]可寻址电路与DUT阵列的互联是为了进行制造工艺的常规检测。
[0040]实施例3
[0041]与实施例1和2不同之处在于，实施例1和2连接层为一个，光刻出连线连接。本实施例为待测目标芯片与可寻址电路的连接，通过电子束直写方法来实现。
[0042]实施例4
[0043]与实施例1和2不同之处在于，实施例1和2连接层为一个，光刻出连线连接。本实施例为待测目标芯片与可寻址电路的连接，通过聚焦离子束技术引导金属沉积的方法来实现。
[0044]实施例5
[0045]在实施例2基础上细化之处在于，断开DUT阵列与可寻址电路的互联，由聚焦离子束切割来实现。
[0046]总之，以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所作的均等变化与修饰，皆应属本发明专利的涵盖范围。
【权利要求】
1.可选择连接或断开待测目标芯片的测试方法，其特征在于:测试芯片包括待测目标芯片及放在划片槽内的可寻址电路两个部分，两个部分在同一晶圆上制造出来；需要测试待测目标芯片时，制造连接待测目标芯片与可寻址电路的连接层，连接待测目标芯片与可寻址电路的互联。
2.可选择连接或断开待测目标芯片的测试方法，其特征在于:测试芯片包括待测目标芯片及放在划片槽内的可寻址电路、DUT阵列三个部分，三个部分在同一晶圆上制造出来，需要测试待测目标芯片时，断开DUT阵列与可寻址电路的互联，制造连接待测目标芯片与可寻址电路的连接层，连接待测目标芯片与可寻址电路的互联。
3.根据权利要求1或2所述的可选择连接或断开待测目标芯片的测试方法，其特征在于:在划片槽内还包括器件和焊盘。
4.根据权利要求1或2所述的可选择连接或断开待测目标芯片的测试方法，其特征在于:连接层为一个或多个金属层，光刻出连线连接。
5.根据权利要求1或2所述的可选择连接或断开待测目标芯片的测试方法，其特征在于:待测目标芯片与可寻址电路的连接，通过电子束直写方法来实现。
6.根据权利要求1或2所述的可选择连接或断开待测目标芯片的测试方法，其特征在于:待测目标芯片与可寻址电路的连接，通过聚焦离子束技术引导金属沉积的方法来实现。
7.根据权利要求2所述的可选择连接或断开待测目标芯片的测试方法，其特征在于:断开DUT阵列与可寻址电路的互联，由聚焦离子束切割来实现。
8.根据权利要求1或2所述的可选择连接或断开待测目标芯片的测试方法，其特征在于:待测目标芯片与可寻址电路的连接或断开根据产品芯片的性能及良率来判断。
【文档编号】G01R31/28GK103794597SQ201410038718
【公开日】2014年5月14日 申请日期:2014年1月26日 优先权日:2014年1月26日
【发明者】欧阳旭, 郑勇军, 史峥, 张培勇 申请人:杭州广立微电子有限公司