专利名称：具有泄漏控制的集成电路以及用于泄漏控制的方法
技术领域：
本发明涉及具有减少的泄漏功率的集成电路，以及特别涉及一种用于当集成电路的至少一部分处于待机/低功率模式时保持所述部分的操作状态的方法。
背景技术：
当今的集成电路是基于CMOS技术的，CMOS技术不断地发展到深亚微米尺寸并且允许以片上系统(SoC)电路形式实现高度集成的电路，其中计算性能水平上的这种进步先前只能在台式计算机中看到。如此实现的高度集成的电路的实现为便携设备的新可能性和应用的出现提供了高速、低功率计算的能力。与流服务器相连的具有视频流能力的蜂窝电话仅仅代表了多种利用由最新高度集成的电路实现的增加计算性能的消费电子设备的一个示例。但是，基于当前可用技术所制造的集成电路中结构的不断简单规模缩减并没有满足所有的要求，而是造成附加的问题。当今高度集成的电路的功率消耗设计成为一个主要的焦点，这尤其涉及电池/蓄电池驱动的便携设备。为了最大化深亚微米技术的使用，同时保持可接受的功率消耗水平，新的电路技术和设计方法是必要的。
典型集成电路的功率耗散以及因此的功率消耗包括几个主要分量，这些分量包括动态切换功率、短路功率、静态功率和泄漏功率。尽管前两个功率耗散分量来自电路状态的激活切换，但后两个分量总是存在并且不取决于电路的状态变化。特别地对于具有高待机至激活操作比的便携设备，静态功率和泄漏功率可能是决定整个电池/蓄电池寿命的决定性因素。尽管如此，随着深亚微米工艺的规模缩减，甚至在集成电路操作的激活模式下，静态泄漏功率部分也变得显著了。
具体地，本发明将涉及泄漏功率，并且尤其涉及非激活模式下的集成电路泄漏功率，其中非激活模式传统地被称为所谓待机、低功率或休眠模式。
存在多种讨论的可用来克服上述的功率消耗问题的技术，但是，所有这些技术都具有固有的缺点和具体的限制，这将阻碍其以统一化的方式用于整体复杂的片上系统。将在下面提及可能的技术选择，以描述通常固有的缺点和具体的限制。
例如，可以使用基于软件的保存和恢复机制。软件组件将电路上下文保存在可以随后置于保持中的片上存储器中，或者软件组件将电路上下文保存在外部存储器中。这种机制是高度灵活的，不需要对电路设计进行任何改变，并且允许降低大部分电路的功率，导致有效的泄漏减少。遗憾的是，软件实现非常复杂，转换时间长，并且不能保存和恢复内部状态机的状态。而且，对外部存储器的读写访问消耗功率。
可选择地，可降低电路的操作电压。可以通过降低操作电压来获得泄漏功率的显著降低因子。然而这种技术对成本略有影响，转换时间显著增加。而且，会浪费外部引出线(cap)能量，并且操作电压降低只是在中等泄漏工艺中才有效，并且特别是在高泄漏工艺中不够有效。必须使功率控制逻辑适用于支持操作电压降低，这要求成本密集和时间密集的重新设计。
通过使用具有内置低泄漏保持单元的保持触发器给出了另一种可能的选择。这种保持触发器允许对在转换中的集成电路(包括内部状态机)的状态进行基于硬件的保存和恢复，全部保持对于软件是透明的。有利地，保持触发器可用于高频域切换，对在其内部实现保持触发器的集成电路的性能影响可忽略，并且允许有效地降低泄漏功率，这是由于可以使大部分电路供电减少的原因。第一个主要缺点由保持触发器的尺寸所引起，保持触发器要求明显较大的实现面积，这引起整个裸片尺寸的显著增加，这当然是成本密集的。这种保持触发器的第二个主要缺点是在模块层上它们对前端RTL(寄存器传输层)设计的影响，模块层可能要求进行完全的重新设计。保持触发器的转换时间是不利的。
总之，保持技术和要求的实现必须基于对集成电路的每个功率域的仔细分析，以便选择一个或多个适当的技术。每个保持技术具有相关联的临界时间，需要对其进行估计以满足经济要求，其主要是由分别在转换延迟、成本以及软件与硬件实现复杂性之间的折衷来确定的。一些功率域可能需要保持触发器或者可能在低电压下保持激活，同时其它功率域可能用保存/恢复、存储器保持或者部分保持技术的混合来进行处理。尤其是，高泄漏工艺的集成电路可以基于保持触发器、存储器保持和保存/恢复技术来实现。
还应当注意，虽然结合具有高计算性能的便携设备提出了功率消耗问题，但是功率消耗效应同样也影响非便携设备，例如台式设备。由于高功率消耗并行地导致高功率耗散的原因，从而引起这种设备发热，因此这例如除其它之外还需要复杂设计的成本密集的冷却机制。

发明内容
本发明的目的在于提供一种改进的集成电路泄漏功率控制，尤其是在低功率模式下降低集成电路的泄漏功率，该低功率模式与集成电路中存储元件的内容丢失相关联。
本发明的目的通过使用扫描可测性设计(DFT)措施得以解决，其中扫描可测性设计，即扫描链，用于观察和更新电路内部状态可变存储元件。观察电路内部存储元件的能力使得能够捕获集成电路内所要保持的至少一个分区的操作模式。更新电路内部存储元件的能力使得能够基于所保存的存储元件的数据来恢复集成电路内至少一个分区的操作模式。
本发明的概念可以应用于任何依照扫描可测性设计要求构成的集成电路设计，而不需要对其进行复杂、困难或者成本密集和时间密集的修改。常规地，扫描链本身被提供并且存在于当今的集成电路设计中以使得能够实现产品测试。依照本发明概念对集成电路设计进行的修改主要涉及内部扫描输入和输出，其必须适当地与存储器部件耦合。除了所实现的从扫描链到具体存储器部件的连接，前端设计保持不变。由于本发明的概念基于依照扫描可测性设计的扫描链的事实，所以本发明概念的粒度对应于扫描链实现的粒度，这意味着分别进行一些扫描链和所有扫描链的选择。由于供电增加到正被讨论的集成电路所处于的功率模式时不需要维持其中存储元件的任何内容，所以能够在所讨论的集成电路处于低功率模式期间显著降低泄漏功率，所述低功率模式可以对应于休眠模式、省电模式、降低供电的模式等等。
依照本发明的第一方面，提供一种用于控制集成电路中的泄漏功率的方法。集成电路实现多个扫描链，所述扫描链允许利用用于产品测试目的的测试模式来更新内部状态可变存储元件。此外，集成电路可通过至少功率模式和低功率模式下进行操作。功率模式对应于激活模式；也就是，集成电路依照其指定的目的操作在激活模式下。低功率模式对应于功率消耗降低的非激活模式；也就是，低功率模式可对应于集成电路供电减少的模式、在其内集成电路降低供电的省电模式等等。通过从数据存储器中取回数据以及将所取回的数据扫描输入到集成电路中，对操作于低功率模式下的集成电路至少一个分区的操作状态进行恢复。通过使用可能与该分区相关联的扫描链的至少一部分来实现扫描，以利用所取回的数据更新该分区的内部状态可变存储元件的至少一部分。
依照本发明的一个实施例，将所述至少一个分区切换到功率模式，以及所讨论的至少一个分区操作在扫描模式下，以启动扫描输入。
依照本发明的另一个实施例，所取回的数据对应于默认数据。默认数据允许将集成电路的分区恢复到操作在默认操作状态下。
依照本发明的另一个实施例，扫描链还允许观察内部状态可变存储元件。通过基于观察捕获数据，也就是通过经由与该分区相关联的扫描链的至少一部分观察内部状态可变存储元件的至少一部分，来保存操作在功率模式下的集成电路分区的操作状态。所捕获的数据最终存储在数据存储器中。另外，所捕获的数据允许随后对在观察期间对激活的集成电路的至少一个分区的操作状态进行恢复。
依照本发明的另一个实施例，至少一个分区操作在扫描模式下，以启动观察，并且在成功地进行观察之后，将至少一个分区切换到低功率模式下。
依照本发明的一个实施例，集成电路可能分区为一个或多个功率域，每个功率域包括集成电路的至少一部分，并且每个功率域可通过至少功率模式和低功率模式进行操作。扫描链与所述至少一个功率模式相关联，使得每个功率域是可更新和可观察的。
依照本发明的一个实施例，低功率模式引起内部状态可变存储元件的内容丢失，使得在对分区的功率域重新加电时，需要恢复操作模式以确保集成电路的正确运行。
依照本发明的一个实施例，通过扫描控制功能实现所述操作步骤。扫描控制功能可以是硬件实现的，或者可以至少部分是软件实现的。
依照本发明的第二方面，提供一种支持泄漏功率控制的集成电路。集成电路实现多个扫描链，所述扫描链允许更新内部变量存储元件，并且所述集成电路还通过至少功率模式和低功率模式进行操作。扫描链可用于恢复至少一个分区的操作状态；也就是，至少一个分区的扫描链的至少一部分可用于以从数据存储器中取回的数据，更新内部状态可变存储元件的至少一部分。
依照本发明的一个实施例，扫描链的一个或多个输入经由数据路径耦合到存储器部件。
依照本发明的另一个实施例，数据对应于默认数据，以将集成电路的分区恢复到默认操作状态。
依照本发明的另一个实施例，多个扫描链允许观察内部状态可变存储元件。扫描链可用于保存至少一个分区的操作状态。这意味着至少一个分区的扫描链的至少一部分被用来观察内部状态可变存储元件的至少一部分以从中捕获数据。所捕获的数据存储在数据存储器中。另外，所捕获的数据允许随后对集成电路分区的操作状态进行恢复。
依照本发明的另一个实施例，扫描链的一个或多个输出经由数据路径耦合到存储器部件。
依照本发明的一个实施例，集成电路包括启动更新和/或启动保存的扫描控制功能。
依照本发明的另一个实施例，依照集成电路的扫描可测性设计实现扫描链，以允许进行产品测试。
依照本发明的第三方面，提供一种包括一个或多个集成电路和数据存储器的系统。使得集成电路能够实现泄漏功率控制。集成电路实现多个扫描链，所述扫描链允许更新内部变量存储元件，并且所述集成电路还通过至少功率模式和低功率模式进行操作。扫描链可用于恢复集成电路之一的至少一个分区的操作状态；也就是，至少一个分区的扫描链的至少一部分用于被用于以从数据存储器中取回的数据，更新内部状态可变存储元件的至少一部分。
依照本发明的一个实施例，扫描链的一个或多个输入经由数据路径耦合到存储器部件。
依照本发明的另一个实施例，数据对应于默认数据，以将其中一个集成电路的至少一个分区恢复到默认操作状态。
依照本发明的另一个实施例，多个扫描链允许观察内部状态可变存储元件。扫描链可用于保存集成电路之一的至少一个分区的操作状态。这意味着至少一个分区的扫描链的至少一部分被用来观察内部状态可变存储元件的至少一部分以从中捕获数据。所捕获的数据存储在数据存储器中。另外，所捕获的数据允许随后对其中一个集成电路的至少一个分区的操作状态进行恢复。
依照本发明的另一个实施例，扫描链的一个或多个输出经由数据路径耦合到存储器部件。
依照本发明的一个实施例，系统包括使更新和/或保存可行的扫描控制功能。


所包括的附图用来提供对本发明进一步的理解，并且被引入并构成本说明书的一部分。

了本发明的实施例，并且连同描述一起用于解释本发明的原理。在附图中图1示意性地示出了受测示例电路内的扫描链；图2示意性地示出了具有不同分级层的示例集成电路(IC)的高级描述，该分级层包括示例IC的单独分区；图3示意性地示出了图2中示例IC的高级描述，它附加地示出了扫描链的输入/输出路径；图4示出了基于图2和图3中详细描述的示例体系结构的、依照本发明的实施例的实现；图5a示出了依照本发明的实施例的供电减少序列的流程图；以及图5b示出了依照本发明的实施例的供电增加序列的流程图。
具体实施例方式
将具体参考在附图中说明的本发明示例的实施例。
数字电子设备，尤其是分别基于亚微米和深亚微米工艺技术的复杂集成电路，在其复杂性上的快速发展，同时推动了对于合适的可用产品测试方法的需求，以保证无故障和无缺陷的电子设备。
现代复杂集成电路设计，例如专用集成电路(ASIC)、超大规模集成(VLSI)电路、(超)深亚微米((V)DSM)集成电路等等，为产品测试实现了额外的硬件结构。添加逻辑或特征以增强电路设计可测性的行为通常被分别称为可测试设计和可测性设计(DFT)。可测性设计面向支持测试开发自动化的需求，并且提供对电路内部元件、值和状态的访问，即观察和控制，否则这些电路内部元件、值和状态是隐藏的。最通用和工业上广泛使用的测试技术之一基于分别称为扫描设计和基于扫描的设计的结构化可测试设计(DFT)技术。扫描可测试设计(DFT)方法通过使电路似乎被构造为组合网络或电路，使得可测性问题能够得以解决。扫描可测试设计(DFT)方法允许获得对受测电路(CUT)中寄存器(逻辑存储器)元件的控制，以及对受测电路中寄存器(逻辑存储器)元件进行观察。所得到的受测电路(CUT)的组合结构可以有助于出于标准逻辑产品测试目的的、自动测试模式生成(ATPG)的使用。
扫描可测试设计(DFT)方法基于以下概念，即通过叠加顺序输入/输出移位寄存器结构，来将内部状态可变存储元件的全部或部分转换为受测电路(CUT)的顺序可扫描元件，以实现内部状态可变存储元件的可控制性和可观察性。顺序输入/输出移位寄存器结构被称为扫描路径或者扫描链。内部状态可变存储元件涉及内部锁存器、内部寄存器等等，并且传统上，可扫描元件也分别被指定为可扫描单元和扫描单元。
本发明分别实现在这种当前可用的扫描测试方法和技术之上，其中内部状态可变存储元件以一个或多个顺序扫描链的形式相互连接。这意味着，在扫描模式下，也就是在扫描测试过程期间，可以使用作为由时钟信号驱动的移位寄存器出现的扫描链，以顺序格式读出受测电路(CUT)的状态可变存储器的内容。这种顺序链拓扑结构的原理性描述在图1中示出。图1示意性地示出了受测示例电路内的扫描链。原理上，由顺序地相互连接的扫描单元构成的每个扫描链使用包括扫描输入和扫描输出的一对端子，其中扫描输入用于迫使值进入到电路的状态可变存储元件中，以及扫描输出用于观察电路的状态可变存储元件的值。扫描启动信号(在图1中未示出)将重新配置的扫描单元放置在可应用的扫描链上，并且数据经由扫描输入被移位，同时数据经由扫描输出离开受测电路。时钟电路(CLK)驱动上述扫描链的顺序移位。扫描启动信号和时钟信号是专用的，而扫描输入和扫描输出可以是共享的。
多种类型的扫描单元是可用的，这取决于是仅执行测试操作(称为捕获单元)还是也执行仿真操作。扫描单元的类型例如包括通用单元、捕获单元、更新单元以及其它特定单元，其中通用单元具有两个复用器以及主锁存器和影子锁存器以支持捕获(即数据的扫描输出和测试)和更新(数据的扫描输入和仿真)；捕获单元具有一个复用器和主锁存器以仅仅支持捕获；更新单元具有一个复用器以及主锁存器和影子锁存器以支持更新。以上扫描单元类型的列举是以说明的方式给出的，并且本发明并不局限于包括可扫描元件的扫描链的任何具体实现。
集成电路(例如专用集成电路(ASIC)以及尤其是现代超大规模集成(VLSI)电路)内的扫描单元和扫描链的实现，在每个状态可变存储元件(内部寄存器、内部锁存器等)中引起额外的开销，以允许进行扫描测试。由于在制造期间所执行的所得电路可测性保证了电路的无故障操作，所以开销是可接受的。而且，在例如具有大量状态变量存储元件以及由此也需要大量扫描单元的专用集成电路(ASIC)和超大规模集成(VLSI)电路的复杂集成电路中，通常以并行布置的多个独立扫描链的形式来组织扫描单元。在顺序扫描链中扫描单元的组织和结构因电路的复杂性和测试要求而变化。传统地，扫描链的并行关系满足在适当的时间段中进行电路测试的要求。
应当注意，虽然本发明利用实现在电路中的扫描链，但是扫描链的实施和实现并不是本发明的一部分。本发明的一个主要的问题是基于以下发明概念，即扫描链能够足以用于允许从电路的内部状态可变存储元件捕获数据，以及基于数据，例如基于先前所捕获的数据来恢复(以上述更新功能的方式)内部状态可变存储元件。因此，受测电路的当前操作状态是可捕获的，以便使这个操作状态能够得以保持，这产生了在所要求的任何时刻恢复这个操作状态的可能性。
如上所述，并行扫描链的数量因电路产品而变化，但是，在较大电路中，例如ASIC和尤其是VLSI电路中，扫描链的数量轻易地会超过上百或者甚至上千。大量扫描链的存在提供了选择将捕获电路的哪个内部状态存储元件而使该单元具有随后被恢复能力的灵活性。但是，可能更适当的是将电路的给定体系结构分为多个扫描分级，使得可以依照本发明分别使用每个分区和每个分级的扫描链。
图2示意性地示出了具有不同分级层的示例集成电路(IC)的高级描述。盘(pad)分级层包括完整的示例集成电路，并且主要涉及集成电路的外观，也就是集成电路的输入和输出。系统分级层包括示例集成电路的功能部分，其涉及集成电路的功能操作。在盘分级层和系统分级层之间插入扫描分级层，扫描分级层包括支持扫描测试所需的具体硬件措施。参考图3的描述，上述的分级层的划分将变得更加清晰。
包括示例集成电路的功能部分的系统层级可以进一步被构造为集成电路的多个单独分区。每个单独的分区可涉及布置在集成电路内并且基本上用于具体功能的具体功能模块。例如，可代表系统逻辑模块的示例集成电路划分为多个单独的模块，以说明的方式包括第一中央处理单元(CPU)、第二中央处理单元(CPU)、内部逻辑、内部存储器和外部存储器接口(IF)，它们通过通用总线结构相互连接。
示例集成电路的进一步分区可允许在集成电路内建立一个或多个单独的功率域(未示出)。功率域用于选择性地控制包括于其中的集成电路分区的供电。功率控制器或者功率控制逻辑(未示出)可用于控制每个功率域的供电，也就是，功率控制逻辑可以用于在包括例如正常功率模式(以及激活模式，分别地)和低功率模式的功率模式之间进行切换。
原理上，上述集成电路分区为功能模块和功率域是彼此独立的，也就是，功率域包括复杂电路结构体系的分区，其不同于模块所包括的分区。然而，至少部分地匹配功率域和功能模块可能是有用的。例如，每个功能模块可以是功率域，或者功率域可以包括多个功能模块。而且，由于分区的原因，单独的功能模块和单独的功率域的每一个分别用于一个或多个单独的独立扫描链，这允许选择性地访问功能模块和功率域，用于所需要的捕获和/或恢复。这意味着，有可能对一个功能模块或一个功率域进行具体访问，用于具体地保存和/或恢复其内部状态可变存储器的内容。
在下面的描述中，将假设图2中描述的每个模块将类似地代表独立的功率域，其中每个模块/功率域提供给独立的扫描链。
图3示意性地示出了图2中示例集成电路的高级描述，它附加地示出了单独功能模块的扫描链的输入/输出路径。图3中以双线形式表示的扫描链输入/输出路径被选路到由扫描控制逻辑控制的扫描链处理模块。传统地，复杂电路体系结构中并行扫描链的数量非常高，使得只有扫描链输入/输出的所选部分经由多个输入/输出端子或管脚通向外部。可以在例如用作选择性解复用器/复用器和/或实现压缩/解压缩技术的扫描控制逻辑控制之下，由扫描链处理模块获得所选的输入/输出。
原理上，解复用器用于将单个顺序数据流分为多个(顺序)并行数据流，而复用器用于将多个(顺序)并行数据流合并为单个顺序数据流。相对应地，解复用器连接在集成电路的一个或多个外部扫描输入端子/管脚和内部单独的并行扫描链之间，以降低外部扫描输入端子/管脚的数量。类似地，复用器连接在内部单独的并行扫描链和集成电路的外部扫描输出端子/管脚之间，以降低外部扫描输出端子/管脚的数量。
压缩/解压缩技术与以下问题相关随着集成电路复杂性的提高，扫描单元的数量同时增多，这导致了测试时间、测试模式生成和/或测试模式量不再经济有效。已经开发了压缩技术来加速测试时间和/或降低测试模式量。嵌入式确定性测试(EDT)方法是一种示例技术，其用于克服标准ATPG技术在测试时间和测试模式量方面的上述问题。所谓的解压缩器位于外部扫描输入和内部扫描链之间。此外，所谓的选择性压缩器(compactor)被插入到内部扫描链和外部扫描输出之间。将省略对嵌入式确定性测试(EDT)方法的详细描述，但是，嵌入式确定性测试(EDT)方法的实现呈现了到外部(电路外部)测试器的多个扫描链，其远远小于实际实现的扫描链数量(因子高达10)。由于平衡了提供给外部的扫描链和内部的扫描链，所以通过该数量因子的减少将内部扫描链缩短了，其中长度与在内部扫描链中顺序地相互连接的扫描单元的数量相关。本领域普通技术人员将意识到，对于本发明较短的扫描链是有用的。
允许移入/移出扫描模式(测试模式和测试结果模式)的扫描链以及解复用器/复用器和压缩/解压缩技术的实现在本领域中是已知的，且不在本发明的范围内。
然而包括扫描控制逻辑的上述功能模块可以与系统层相关联，可以将扫描链处理模块分配给扫描分级层，扫描分级层用于分别将模块和功率域的单独并行扫描链进行合并。结果，扫描分级层将高于系统层。
上述设计及其结构将在本发明中被重新使用，其实施例将在下面进行详细描述。
图4示出了基于图2和图3中详细描述的示例设计的、依照本发明的实施例的实现。该实现基于在扫描控制逻辑中提供新控制功能的扫描控制逻辑以及提供附加解复用器/复用器功能的扫描链处理模块的改进/增强功能。依照本发明的实施例的增强扫描控制逻辑用于从功能模块/功率域中捕获数据，用于维持/保持所捕获的数据，以及用于恢复所捕获的数据。为此，扫描控制逻辑控制扫描链处理模块，其中扫描链处理模块还经由附加的解复用器/复用器功能提供到扫描控制逻辑的数据通信路径，使得扫描链的输入以及扫描链的输出可以分别地通过增强扫描控制逻辑进行反馈并且重定向到增强扫描控制逻辑。
由扫描链所提供的捕获/扫描输出能力被用于通过经由一个或多个相应的扫描链捕获内部状态可变存储元件(内部寄存器)的数据内容，来捕获一个或多个模块或功率域的操作状态，在此基础上，当所捕获的数据经由扫描链恢复到内部状态可变存储元件(内部寄存器)时，继续执行操作状态。由扫描链所提供的更新/扫描输入能力用于通过利用所捕获的数据经由一个或多个相应的扫描链更新内部状态可变存储元件，来恢复一个或多个模块或功率域的操作状态。模块操作状态的恢复可以理解为将模块返回到一种在操作状态的捕获时刻模块所处的操作状态。
所捕获的数据存储在适当的存储器部件中，使得可执行稍后的恢复。存储器部件可以是任何存储器部件，尤其是非易失性存储器，例如传统或未来类型的非易失性存储器。取决于设计和所捕获数据的数量，存储器部件可实现为内部存储器或者外部存储器。传统地，内部存储器较快速、低功耗，并且实现比较容易。通常，外部存储器较便宜，尤其是在所捕获数据量大的情况下。
应当注意，分别存在实现供电减少序列和供电增加序列的多种可能性，将在下面详细描述它们的实施例。适当的实现可以是基于包括代码段的软件，在此基础上，处理器能够控制操作状态的保存和恢复功能。而且，这种实现还可以提供为一个或多个内部寄存器保持恒定配置值的可能性，并且因此不需要在进入到供电减少模式之前捕获内部寄存器。可选择地，相同的功能可以通过(自动)基于硬件的实现来获得。
在任何情况下，是否捕获内部寄存器或者捕获哪个内部寄存器可结合供电减少序列而配置。类似地，在任何情况下，是否恢复内部寄存器或者恢复哪个内部寄存器可结合供电增加序列而配置。可以单独地为每个扫描链配置这些参数。
限制某些可能性的部分的实现也是可能的。
供电减少序列和供电增加序列的下列实施例被实现为基于全自动扫描的捕获和恢复机制。
图5a描述依照本发明的实施例的供电减少序列的流程图。
在操作S100中，增加对系统的供电。系统包括一个复杂电路体系结构，其包括一个或多个作为该电路体系结构的分区的单独模块。复杂电路架构具有基于一个或多个扫描链的测试扫描能力，其中如自动测试模式生成(ATPG)方法所要求的，测试模式和测试模式结果可以移入/移出扫描链。扫描链应当实现为并行扫描链。一个或多个模块与一个或多个功率域相关联，每个功率域允许为至少处于激活/操作模式和低功率模式的相关联的一个或多个模块进行供电，其中激活/操作模式对应于正常功率模式，而在低功率模式中一个或多个模块的功率消耗相对于操作模式是降低的。例如，模块/功率域的供电由专用功率控制逻辑(功率控制器)来控制，该专用功率控制逻辑(功率控制器)适用于在对于每个功率域可选择的不同可用功率模式之间进行切换。因此，系统的供电增加分别包括模块和功率域的供电增加，这是在功率控制逻辑的控制之下。
在操作S110中，将模块对应于其功能及其要执行的任务进行配置。该配置可理解为模块的初始化或者利用执行任务所需的数据初始化模块。
在操作S120中，所配置的模块参与系统所执行的处理，系统依照各个模块的能力和功能来适当地使用各个模块。
操作S100至S120以其一般的方式应用于所有具有复杂集成电路设计的系统，并且尤其应用于基于处理器的集成电路设计，如在基于处理器的消费电子设备中所已知的。然而，本发明通常涉及任何种类的具有内部寄存器、锁存器等的组合和/或时序电路/逻辑。
在操作S200中，分别将与至少一个功率域相关联的至少一个模块切换到低功率模式，并开始供电减少序列。
在操作S210中，切换到低功率模式是由低功率模式指示来信号通知的。该指示可以由在系统上执行的任务所引起。原理上，该指示可能是硬件生成或软件生成的指示。在基于处理器的系统的情况下，指示可以由在系统上执行的软件生成，并由处理器实现。
在操作S220中，指示使得被寻址的模块激活扫描(测试)模式，这意味着提供以上详述的扫描链功能。扫描模式的激活可以通过向被寻址的模块或功率控制逻辑提供适当的信号来获得。
在操作S230中，在扫描模式期间，从处于扫描模式的模块中捕获内部寄存器的内容作为数据。该捕获允许捕获在模块中提供的并且可通过扫描输出过程经由扫描链访问的全部数据内容，但是可选择地，该捕获可以涉及选择性地捕获内部寄存器可访问的全部内容的一部分，使得所捕获的数据限于对于随后恢复实际所需的数据内容。
在操作S240中，所捕获的数据存储在例如电路内部或电路外部存储器中，例如存储器或逻辑中。存储器可实现为非易失性或易失性存储器，这取决于存储器是在加电还是失电时保持所捕获的数据。原理上，可以使用任何类型的数据存储器；本发明并不限于具体的数据存储器实现。
在操作S250中，完成了数据的捕获，并且模块和功率控制逻辑指示启动切换到低功率模式。
在操作S260中，将被寻址的模块切换到低功率模式，以及在操作S270中，激活被寻址的模块的低功率模式。被寻址的模块的低功率模式将被维持任意所需的时间。
应当注意，如果模块切换到的低功率模式伴随着内部寄存器状态的丢失，则被寻址的模块中内部寄存器状态的捕获/保存/恢复是必需的。涉及依照本发明的实施例的供电减少序列的上述操作可以由扫描控制逻辑执行，扫描控制逻辑可实现为硬件以及最终至少部分实现为软件。需要实现对可用集成电路设计的硬件修改，使得能够将内部寄存器的内容扫描输出到数据存储器中和/或将由数据存储器所提供的数据内容扫描输入到内部寄存器中。
图5b示出了依照本发明的实施例的供电增加序列的流程图。
在操作S150中，与至少一个功率域相关联的至少一个模式处于低功率模式，并且被要求返回到操作模式(激活模式、正常功率模式)，该操作模式也可以被指定为功率模式。
在操作S300中，开始供电增加序列，以便最终将被寻址的模块切换到操作模式。
在操作S310中，切换到操作模式是用唤醒指示信号通知的。该指示可以由在系统上执行的任务引起。原理上，该指示可以是硬件生成或软件生成的指示。在基于处理器的系统的情况下，指示可以是由在系统上执行的软件生成，并在处理器上实现。
在操作S320中，重新对被寻址的模块供电，也就是，退出先前激活的低功率模式，并将被寻址的模块的供电切换到正常操作功率。对被寻址的模块的加电可以在负责切换供电的功率控制逻辑的控制之下。
在操作S330中，将被寻址的和重新供电的模块切换到扫描(测试)模式，这意味着提供以上详述的扫描链功能。扫描模式的激活可在重新供电之后自动获得，或者通过向被寻址的模块或功率控制逻辑提供适当的信号来获得。
在操作S340中，从数据存储器中读出在前面捕获并存储的所保持数据，并将其用于通过扫描输入过程、经由扫描链来更新被寻址的模块的内部寄存器。依照前面执行的数据捕获，利用所捕获的数据更新内部寄存器的至少一部分。
在操作S350中，完成了基于所捕获和所保持数据的对被寻址模块的恢复，并且提供一个指示完成了对操作模式(正常功率模式、激活模式)的启动的信号。
在操作S360中，将被寻址的模块切换到操作模式，以及在操作S370中，激活被寻址的模块的操作模式。被寻址的模块的操作模式将被维持任意所需的时间。
主要地，本发明所基于的发明概念允许保存和恢复集成电路内所有触发器的状态，还使得保存和恢复了内部状态机。在外部存储器用于保持的情况下，对硬件设计的影响是最小的，并且甚至在内部存储器的情况下，对硬件设计的影响保持最小(引起大约0.5％-1％的尺寸增加)。
前端设计，尤其是前端寄存器传输层(RTL)设计不需要修改，这是一个重要的特征。本发明的技术可以实现为精细粒度，也就是，例如专用集成电路(ASIC)等的集成电路被分区为多个功率域，并且本发明的技术可以应用于每个功率域。功率域的分区适合于优化激活模式功率消耗的需求。可以在低功率模式期间完全地控制每个所讨论的功率域的泄漏功率。剩余的泄漏功率是由保存了状态(所捕获数据)的存储器引起的。但是，存储器保持技术可以用于内部存储器，以最小化总泄漏功率。例如，在大约40MHz的系统时钟速度下使用深度500-1000的链和定制宽度存储器，会造成范围大约在10μs至25μs的转换时间。
本发明的发明概念要求对所讨论的集成电路进行硬件修该，该修改涉及还需要用具体示例说明的具体存储器以及连接其的扫描链。此外，需要实现扫描控制逻辑，用于进入以及退出低功率模式。但是，所需硬件实现以及修改是简明易懂的，并且对涉及从内部扫描链输入/输出到具体存储器的数据选路实现的当前设计只有微小的影响，并且用于信令的所需控制逻辑总是存在于满足可测试设计(DFT)要求的集成电路中。
再次参考图4，其中示意性示出的集成电路的实施例涉及单个集成电路，例如已知的专用集成电路(ASIC)，这些单个集成电路具有若干个独立的操作模块和/或功率域。基于在本发明中所提供并描述的实施例，本领域普通技术人员应当理解，本发明的概念并不限于这种具体的实现。本发明的概念还应用于包括一个或多个集成电路的系统，其中每个集成电路实现用于产品测试的扫描链。系统中进一步包括如上所述的一个或多个扫描控制逻辑，这些扫描控制逻辑既可以与集成电路相分离，也可以实现在集成电路内。因此，一个或多个扫描控制逻辑用于更新和/或观察集成电路的状态可变存储元件，以允许恢复和/或保存状态可变存储元件的内容，这使得了对集成电路操作状态的恢复和/或保存。
然而，这种系统的集成电路可表现为一种可以与根据图4实施例示出的设计相比的结构化设计。这意味着，该系统的一个或多个集成电路可以包括模块/功率域，其可以如上所指出地在不同的功率模式(功率模式、低功率模式……)下进行操作。
此外，系统还包括一个或多个数据存储器，用于提供用于更新功能的数据，以及用于提供存储所捕获数据的数据存储器能力。
并非限制本发明，这种系统的示例实施例包括至少一个或者多个单独的集成电路、中央扫描控制逻辑、功率控制逻辑和数据存储器。中央扫描控制逻辑用于所有集成电路；即扫描控制逻辑允许将每个集成电路切换到扫描模式，以允许访问集成电路内的状态可变存储元件以及处理扫描链和数据存储器之间的数据通信。功率控制逻辑控制对集成电路的供电，即，在功率模式和低功率模式之间选择性地切换集成电路(或者其分区)。
权利要求
1.一种用于控制集成电路中的泄漏功率的方法，所述集成电路具有多个扫描链并且可通过至少功率模式和低功率模式进行操作，所述扫描链允许利用测试模式更新内部状态可变存储元件，其中通过所述低功率模式操作的所述集成电路的至少一个分区的操作状态通过以下步骤进行恢复-从数据存储器中取回数据；以及-经由所述扫描链的至少一部分来扫描输入所述数据，以更新所述内部状态可变存储元件的至少一部分。
2.根据权利要求1所述的方法，其中所述扫描输入通过下列步骤来启动-将所述分区切换到所述功率模式；以及-将所述分区切换到扫描模式。
3.根据权利要求1或2所述的方法，其中所述数据是将所述集成电路恢复到默认操作状态的默认数据。
4.根据权利要求1或2所述的方法，其中所述多个扫描链允许观察所述内部状态可变存储元件，其中通过所述功率模式操作的所述集成电路的所述分区的所述操作状态通过以下步骤进行保存-通过经由所述扫描链的至少一部分观察所述内部状态可变存储元件的至少一部分，来捕获数据；以及-将所述捕获的数据存储在所述数据存储器中。
5.根据权利要求4所述的方法，其中所述观察通过以下步骤来启动-将所述分区切换到扫描模式，其中最终将所述分区切换到所述低功率模式下。
6.根据前述权利要求中任何一个所述的方法，其中所述集成电路包括至少一个功率域，所述功率域包括所述集成电路的至少一部分并且可通过至少所述功率模式和所述低功率模式进行操作；其中所述扫描链与所述至少一个功率域相关联。
7.根据前述权利要求中任何一个所述的方法，其中所述低功率模式引起所述内部状态可变存储元件的内容丢失。
8.根据前述权利要求中任何一个所述的方法，其中所述操作步骤由扫描控制功能来实现。
9.根据权利要求8所述的方法，其中所述扫描控制功能是硬件实现的。
10.根据权利要求9所述的方法，其中所述扫描控制功能至少部分地是软件实现的。
11.一种具有所实现的泄漏功率控制的集成电路，所述集成电路具有多个扫描链并且可通过至少功率模式和低功率模式进行操作，所述扫描链允许利用测试模式更新内部状态可变存储元件，其中所述扫描链可操作用于通过采用所述分区的所述扫描链的至少一部分、来利用从数据存储器中取回的数据更新所述内部状态可变存储元件的至少一部分、而恢复所述集成电路的至少一个分区的操作状态。
12.根据权利要求11所述的集成电路，其中所述扫描链的一个或多个输入经由数据路径耦合到所述存储器部件。
13.根据权利要求11或12所述的集成电路，其中所述数据是将所述集成电路的所述分区恢复到默认操作状态的默认数据。
14.根据权利要求11或12所述的集成电路，其中所述多个扫描链允许观察所述内部状态可变存储元件，其中所述扫描链可操作用于通过采用所述分区的所述扫描链的至少一部分、来观察所述内部状态可变存储元件的至少一部分以从其中捕获要存储在所述数据存储器中的数据、而保存所述分区的操作状态。
15.根据权利要求14所述的集成电路，其中所述扫描链的一个或多个输出经由所述数据路径耦合到所述存储器部件。
16.根据权利要求11至15中任何一个所述的集成电路，包括启动所述更新和/或启动所述保存的扫描控制功能。
17.根据权利要求11至16中任何一个所述的集成电路，其中所述扫描链是依照所述集成电路的扫描可测性设计实现的，以允许进行产品测试。
18.一种用于控制泄漏功率的系统，所述系统包括至少一个集成电路和数据存储器；其中所述集成电路具有多个扫描链并且可通过至少功率模式和低功率模式进行操作，所述扫描链允许利用测试模式更新内部状态可变存储元件，其中所述扫描链可操作用于通过采用所述分区的所述扫描链的至少一部分、来利用从所述数据存储器中取回的数据更新所述内部状态可变存储元件的至少一部分、而恢复所述集成电路的至少一个分区的操作状态。
19.根据权利要求18所述的系统，其中所述扫描链的一个或多个输入经由数据路径耦合到所述存储器部件。
20.根据权利要求18或19所述的系统，其中所述数据是将所述集成电路的所述分区恢复到默认操作状态的默认数据。
21.根据权利要求18或19所述的系统，其中所述多个扫描链允许观察所述内部状态可变存储元件，其中，所述扫描链可操作用于通过采用所述分区的所述扫描链的至少一部分、来观察所述内部状态可变存储元件的至少一部分以从其中捕获要存储在所述数据存储器中的数据、而保存所述分区的操作状态。
22.根据权利要求21所述的系统，其中所述扫描链的一个或多个输出经由所述数据路径耦合到所述存储器部件。
23.根据权利要求18至22中任何一个所述的系统，包括启动所述更新和/或启动所述保存的扫描控制功能。
全文摘要
本发明涉及具有降低的泄漏功率的集成电路，以及尤其涉及一种用于在集成电路的至少一部分处于待机/低功率模式期间保持该部分的操作状态的方法。具体地，本发明的方法基于实现在集成电路中用于产品测试目的的扫描链的使用。经由扫描链来读出和/或写入电路内部状态可变存储元件内容，使得可基于电路内部内容来捕获例如集成电路的特定部分(功率域)的操作状态，将该操作状态保持在适当提供的数据存储器中，以及随后将该操作状态扫描输入到集成电路的特定部分中以恢复其操作状态。
文档编号G01R31/02GK1879028SQ200380110671
公开日2006年12月13日 申请日期2003年12月1日 优先权日2003年12月1日
发明者泰波·埃米阿, 彼得里·韦萨南, 帕西·科利尼米 申请人:诺基亚公司