专利名称：GPS芯片用Risc CPU模块的制作方法
技术领域：
本实用新型涉及一种接收使用GPS卫星定位导航信号的GPS集成芯片，特别是其中的Rise CPU。
背景技术：
许多GPS芯片产品的集成 度较高，集成有CPU可以对GPS基带处理部分进行控制以及对导航电文进行解算，形成时间和位置信息。由于CPU的解算工作量非常大，不少芯片采用Rise CPU模块以提升计算处理效率，但是还需要运行大量的软件算法指令，占用CPU资源，不能够充分挖掘利用GPS芯片的综合能力，影响GPS数据处理速度，以及启动时间、重捕获时间、灵敏度等指标的提升。发明内容针对现有技术的不足，本实用新型提供一种可提高GPS数据解算速度的GPS芯片用Rise CPU模块。本实用新型包括集成在芯片上的Rise CPU，芯片上还集成有作为协处理器的多个FPU,且各FPU均和Rise CPU并行工作连接。本实用新型中设计有多个FPU作为Rise CPU的协处理器，每个FPU均可与RiscCPU异步并行工作，能够将GPS数据解算部分的工作量通过硬件的方式实现，以替代软件算法指令，在大大减轻对CPU资源需求的同时，明显提高了对GPS数据的处理速度，提升GPS芯片的冷启动时间、热启动时间、重捕获时间、灵敏度等指标。
以下结合附图和实施例进一步说明本实用新型。


图I是实施例的系统原理框图。图2是FPU的结构示意图。实施例如图所示，芯片上集成有Rise CPU和作为协处理器的多个FPU’且各FPU均和Rise CPU并行工作连接。本实施例的FPU中包含有加法器和三个单字长寄存器，分别是累加寄存器AC、乘商寄存器MQ和数据寄存器DR，且累加寄存器AC和乘商寄存器MQ可组成双字长寄存器。在Rise CPU工作时，各FPU均可与Rise CPU异步并行工作，能够将GPS数据解算部分的工作量以硬件方式承担，大大提高了对GPS数据的处理速度。FPU能实现加、减、乘、除四种基本算术运算，加法器用来完成数据的加工处理，其输入来自累加寄存器AC和数据寄存器DR，而结果回送到累加寄存器AC。乘商寄存器MQ在乘法时存放乘数，而除法时存放商数。数据寄存器DR用来存放被乘数或除数，计算结果则存放在累加寄存器AC和乘商寄存器MQ组成的双字长寄存器中。
权利要求1.一种GPS芯片用Rise CPU模块，包括集成在芯片上的Rise CPU，其特征为芯片上还集成有作为协处理器的多个FPU，且各FPU均和Rise CPU并行工作连接。
2.根据权利要求I所述的GPS芯片用RiseCPU模块，其特征为FPU中包含有加法器和三个单字长寄存器，分别是累加寄存器AC、乘商寄存器MQ和数据寄存器DR，且累加寄存器AC和乘商寄存器MQ可组成双字长寄存器。
专利摘要一种GPS芯片用Risc CPU模块，包括集成在芯片上的Risc CPU，芯片上还集成有作为协处理器的多个FPU，且各FPU均和Risc CPU并行工作连接。本实用新型中设计有多个FPU作为Risc CPU的协处理器，每个FPU均可与Risc CPU异步并行工作，能够将GPS数据解算部分的工作量通过硬件的方式实现，以替代软件算法指令，在大大减轻对CPU资源需求的同时，明显提高了对GPS数据的处理速度，提升GPS芯片的冷启动时间、热启动时间、重捕获时间、灵敏度等指标。
文档编号G01S19/37GK202471974SQ20122006569
公开日2012年10月3日 申请日期2012年2月27日 优先权日2012年2月27日
发明者华东 申请人:温州职业技术学院