专利名称：可配置分段相关器的制作方法
技术领域：
本实用新型涉及卫星导航通信领域中的一种伪码剥离装置，特别涉及一种多路并行分段相关快速捕获卫星信号的可配置分段相关器。由于它配置的是相关长度和相关路数，可以提高控制效率。
背景技术：
在卫星导航通信领域，当对捕获时间有要求时，需要进行多路并行处理。采用多路累加的方式会增加系统成本，降低运算效率，并且不方便兼容多模卫星系统。
发明内容鉴于现有技术存在的不足，本实用新型针对特殊场合的应用提供一种可配置分段相关器，将本地伪码与卫星信号进行分时分段处理，为后续信号捕获提供支持，提高运算效率，并可对不同卫星系统进行灵活配置。本实用新型为实现上述目的，所采取的技术方案是一种可配置分段相关器，其特征在于包括FPGA电路，所述FPGA电路的内部电路结构为双口 RAM分别与相关运算电路、 计数器连接，地址译码器分别与双口 RAM、相关运算电路、计数器连接。本实用新型的特点是1、电路简单。2、使用灵活，可以随意配置相关长度、相关路数和相关间隔。3、可扩展性强。

图1为本实用新型电路连接框图。图2为本实用新型端口输出示意图。图3为本实用新型相关运算电路连接框图。
具体实施方式
如图1所示，可配置分段相关器，包括FPGA (现场可编门阵列)电路，FPGA电路的内部电路结构为双口 RAM分别与相关运算电路、计数器闭环连接，地址译码器分别与双口 RAM、相关运算电路、计数器连接。该分段相关器可以根据配置信息，设定相关长度、相关路数和相关间距，按需要对伪码和信号进行相关运算处理，运算结果存入双口 RAM中等待外界读取。其相关长度、相关路数和相关间隔可控。该分段相关器可以作为控制器(如MCU)的外部RAM使用，采用非复用方式连接。这样控制器可以像操作外部RAM —样操作快速操作FPGA内部寄存器。配置和设置速度快。如图2所示，输入卫星导航基带数字信号，输出分段相关值。由地址、数据和读写信号组成对外通信端口。图中BB_IN基带信号输入、PN_IN伪码信号输入、Cor_0UT相关读写输出、AO 7地址信号、DO 7数据信号、WR写信号、RD读信号。如图3所示，相关运算电路的连接关系为缓存器I通过信号寄存器与符号变换电路连接，缓存器II通过伪码寄存器与符号变换电路连接，符号变换电路与累加器连接，定时器分别与信号寄存器、伪码寄存器、累加器连接。输入的伪码和信号首先存入缓存器，伪码和信号寄存器按照控制时序分段读出伪码和信号，符号变换器按照伪码的正负对信号的符号进行变换，累加器将经过符号变换的信号进行加法运算得到相关值，按照定时器时间点向外输出，相关运算电路以计数器和驱动时钟作为时间基准。
权利要求1.一种可配置分段相关器，其特征在于包括FPGA电路，所述FPGA电路的内部电路结构为双口 RAM分别与相关运算电路、计数器连接，地址译码器分别与双口 RAM、相关运算电路、计数器连接。
2.根据权利要求1所述的可配置分段相关器，其特征在于所述相关运算电路的连接关系为缓存器I通过信号寄存器与符号变换电路连接，缓存器II通过伪码寄存器与符号变换电路连接，符号变换电路与累加器连接，定时器分别与信号寄存器、伪码寄存器、累加器连接。
专利摘要本实用新型涉及一种多路并行分段相关快速捕获卫星信号的可配置分段相关器，它包括FPGA电路，FPGA电路的内部电路结构为双口RAM分别与相关运算电路、计数器连接，地址译码器分别与双口RAM、相关运算电路、计数器连接，相关运算电路的连接关系为缓存器Ⅰ通过信号寄存器与符号变换电路连接，缓存器Ⅱ通过伪码寄存器与符号变换电路连接，符号变换电路与累加器连接，定时器分别与信号寄存器、伪码寄存器、累加器连接；本实用新型的特点是电路简单；使用灵活，可以随意配置相关长度、相关路数和相关间隔；可扩展性强。
文档编号G01S19/30GK202041644SQ20112009787
公开日2011年11月16日 申请日期2011年4月6日 优先权日2011年4月6日
发明者张波, 张鹏泉, 曹晓东, 李柬, 王文亮, 范玉进, 袁琳, 褚孝鹏, 赵维兵 申请人:天津光电通信技术有限公司