专利名称：用于电流传感器的磁电阻集成芯片的制作方法
技术领域：
本实用新型涉及用于传感器的集成芯片技术领域，特别涉及一种用于电流传感器的磁电阻集成芯片。
背景技术：
电流传感器在工业中的应用非常广泛。如图1所示,现有技术中的感应线圈式电流传感器包括铁心1、线圈2、敏感元件3、电阻4和运算放大器5。敏感元件3的输出端与运算放大器5的输入端连接，运算放大器5的输出端与线圈2的一端连接，线圈2的另一端与电阻4的一端连接，电阻4的另一端接地。待测导线6从铁心I的内空间穿过。敏感元件3 —般采用霍尔元件或者磁电阻元件。当待测导线6中有电流流过时，通过测量电阻4两端的电压即可得到流过待测导线6中的电流大小。但是，上述电流传感器存在如下缺陷:(I)由于铁心和线圈的尺寸较大，整个电流传感器的尺寸也较大，一般为厘米量级；(2)制作成本很高；(3)产品的一致性较差；(4)对外磁场的抗干扰能力较差。

实用新型内容本实用新型的目的是提供一种用于电流传感器的磁电阻集成芯片。本实用新型提供的用于电流传感器的磁电阻集成芯片包括4N(N=1，2，3，4...)个结构相同的芯片单元，每一个所述芯片单元为多层膜结构，每一个所述芯片单元包括补偿导线层、磁电阻元件和至少一个软磁层；所述补偿导线层、所述磁电阻元件和所述软磁层彼此之间的间隙设有绝缘层，所述绝缘层的形状与所述补偿导线层、所述磁电阻元件和所述软磁层的形状匹配；所述4N个芯片单元的补偿导线层是一体形成的，该补偿导线层在平行于基片的平面内呈“U”字形；所述4N个芯片单元的磁电阻元件相同，所述4N个芯片单元的磁电阻元件连接构成一个电桥。优选地，所述至少一个软磁层为第一软磁层、第二软磁层和第三软磁层，所述第二软磁层、所述第三软磁层和所述磁电阻元件设于基片上，所述磁电阻元件设于所述第二软磁层与所述第三软磁层之间的间隙内，所述磁电阻元件的厚度小于所述第二软磁层和所述第三软磁层的厚度，所述补偿导线层设于所述第二软磁层和所述第三软磁层上，所述第一软磁层设于补偿导线层上。优选地，所述第二软磁层和第三软磁层在平行于基片的平面内呈矩形。优选地，所述第二软磁层和第三软磁层在平行于基片的平面内呈梯形，且第二软磁层和第三软磁层的较短的边靠近磁电阻元件。[0015]优选地，所述第一软磁层在垂直于基片的平面内呈“U”字形，且所述第一软磁层的开口端朝向所述补偿导线层、所述第二软磁层和所述第三软磁层。优选地，所述软磁层包括第一底软磁层、第二底软磁层、顶软磁层、第一连接层和第二连接层；所述第一底软磁层和所述第二底软磁层设于基片上，且所述第一底软磁层与第二底软磁层之间设有间隙，所述第一底软磁层通过所述第一连接层与所述顶软磁层连接，所述第二底软磁层通过所述第二连接层与所述顶软磁层连接，所述软磁层在垂直于基片的平面内呈带缺口的环形；所述磁电阻元件设于所述第一底软磁层与所述第二底软磁层之间的间隙内，且所述磁电阻元件的厚度小于所述第一底软磁层和所述第二底软磁层的厚度；所述补偿导线层设于所述第一底软磁层和所述第二底软磁层上，所述顶软磁层设于所述补偿导线层上。优选地，所述第一底软磁层和所述第二底软磁层在平行于基片的平面内呈矩形。优选地，所述第一底软磁层和所述第二底软磁层在平行于基片的平面内呈梯形，且所述第一底软磁层和所述第二底软磁层的较短的边靠近所述磁电阻元件。优选地，当N彡2时，所述磁电阻集成芯片的任意N个芯片单元的磁电阻元件串联和/或并联构成所述电桥的一个桥臂。优选地,所述磁电阻元件为TMR元件、GMR元件或AMR元件。本实用新型具有如下有益效果:与现有技术的感应线圈式电流传感器相比，本实用新型的用于电流传感器的磁电阻集成芯片具有如下优点:(I)由于不再需要铁心和线圈，尺寸由厘米量级缩小为毫米量级，同时制作成本明显降低；(2)由于本实用新型的磁电阻集成芯片采用多层膜结构，芯片中相同的层采用相同的材料和工艺一次镀膜制备形成，产品的一致性较好；(3)由于所述磁电阻集成芯片采用电桥结构，其对外磁场的抗干扰能力明显增强。
图1为现有技术的感应线圈式电流传感器的示意图；图2为本实用新型实施例1提供的用于电流传感器的磁电阻集成芯片的俯视图；图3为本实用新型实施例1提供的用于电流传感器的磁电阻集成芯片的芯片单元的横截面示意图；图4为本实用新型实施例2提供的用于电流传感器的磁电阻集成芯片的俯视图；图5为本实用新型实施例2提供的用于电流传感器的磁电阻集成芯片的芯片单元的横截面示意图；图6为本实用新型实施例3提供的用于电流传感器的磁电阻集成芯片的俯视图；图7为本实用新型实施例3提供的用于电流传感器的磁电阻集成芯片的芯片单元的横截面示意图；图8为本实用新型实施例4提 供的用于电流传感器的磁电阻集成芯片的俯视图。
具体实施方式
[0034]
以下结合附图及实施例对本实用新型的内容作进一步的描述。实施例1本实施例提供的用于电流传感器的磁电阻集成芯片包括例如四个芯片单元，即第一芯片单元11、第二芯片单元12、第三芯片单元13和第四芯片单元14，如图2所示。第一芯片单元11、第二芯片单元12、第三芯片单元13和第四芯片单元14的结构都相同，且都为
多层膜结构。以第一芯片单元11为例介绍本实施例的磁电阻集成芯片的每一个芯片单元的膜层结构。如图3所示，第一芯片单元11包括第一软磁层111、补偿导线层112、第二软磁层113、第三软磁层114和磁电阻元件115。第二软磁层113、第三软磁层114和磁电阻元件115设于基片116上。磁电阻兀件115位于第二软磁层113与第三软磁层114之间的间隙内，且磁电阻元件115的厚度小于第二软磁层113和第三软磁层114的厚度。补偿导线层112设于第二软磁层113和第三软磁层114上。第一软磁层111设于补偿导线层112上。第一软磁层111、补偿导线层112、第二软磁层113、第三软磁层114和磁电阻元件115彼此之间的间隙设有绝缘层(图中未示出)，该绝缘层的形状与第一软磁层111、补偿导线层112、第二软磁层113、第三软磁层114和磁电阻元件115的形状匹配。第二软磁层113和第三软磁层114在平行于基片116的平面内呈矩形或者梯形。在本实施例中，第二软磁层113和第三软磁层114在平行于基片116的平面内呈例如梯形，且第二软磁层113和第三软磁层114的较短的边靠近磁电阻元件115，用于起聚磁作用，如图2所示。磁电阻元件115为TMR(隧道磁电阻)元件、GMR(巨磁电阻)元件或AMR(各向异性磁电阻)元件。在本实施例中，磁电阻元件115为例如TMR元件,磁电阻元件115包括至少一个TMR。当磁电阻元件115中包括多个TMR时，该多个TMR串联和/或并联。在本实施例中，磁电阻元件115包括例如一个TMR (图中未示出)。第二芯片单元12、第三芯片单元13和第四芯片单元14的结构与第一芯片单元11的结构完全相同。如图2所示，第二芯片单元12、第三芯片单元13和第四芯片单元14的补偿导线层与第一芯片单元11的补偿导线层112是一体形成的，即第一芯片单元11的补偿导线层112也是第二芯片单元12、第三芯片单元13和第四芯片单元14的补偿导线层。补偿导线层112在平行于基片116的平面内呈“U”字形。第一芯片单元11、第二芯片单元12、第三芯片单元13和第四芯片单元14沿补偿导线层112走向的排布方式如图2所示。第一芯片单元11、第二芯片单元12、第三芯片单元13和第四芯片单元14中的磁电阻兀件各自作为一个桥臂电连接构成一个电桥。使用时，将由四个芯片单元的磁电阻元件构成的电桥的输出端与运算放大器(图中未示出)的输入端连接，将所述磁电阻集成芯片的补偿导线层112的一个自由端与运算放大器的输出端连接，将所述磁电阻集成芯片的补偿导线层112的另一个自由端与电阻(图中未示出)的一端连接，电阻的另一端接地。将待测导线制作成U形，并将所述磁电阻芯片置于U形的待测导线的上方。当待测导线中有电流流过时，通过测试电阻两端的电压即可获得流过待测导线中的电流大小。实施例2本实施例提供的用于电流传感器的磁电阻集成芯片包括例如四个芯片单元，即第一芯片单元21、第二芯片单元22、第三芯片单元23和第四芯片单元24，如图4所示。第一芯片单元21、第二芯片单元22、第三芯片单元23和第四芯片单元24的结构都相同，且都为
多层膜结构。以第一芯片单元21为例介绍本实施例的磁电阻集成芯片的每一个芯片单元的膜层结构。如图5所示，第一芯片单元21包括第一软磁层211、补偿导线层212、第二软磁层213、第三软磁层214和磁电阻兀件215。第二软磁层213、第三软磁层214和磁电阻兀件215设于基片216上。磁电阻兀件215位于第二软磁层213与第三软磁层214之间的间隙内，且磁电阻元件215的厚度小于第二软磁层213和第三软磁层214的厚度。补偿导线层212设于第二软磁层213和第三软磁层214上。第一软磁层211设于补偿导线层212上。第一软磁层211在垂直于基片216的平面内呈“U”字形，且第一软磁层211的开口端朝向补偿导线层212、第二软磁层213和第三软磁层214。第一软磁层211、补偿导线层212、第二软磁层213、第三软磁层214和磁电阻元件215彼此之间的间隙设有绝缘层(图中未示出)，该绝缘层的形状与第一软磁层211、补偿导线层212、第二软磁层213、第三软磁层214和磁电阻元件215的形状匹配。第二软磁层213和第三软磁层214在平行于基片216的平面内呈矩形或者梯形。在本实施例中，第二软磁层213和第三软磁层214在平行于基片216的平面内呈例如矩形，如图4所示。磁电阻元件215为TMR元件、GMR元件或AMR元件。在本实施例中，磁电阻元件215为例如GMR元件,磁电阻元件215包括至少一个GMR。当磁电阻元件215中包括多个GMR时，该多个GMR串联和/或并联。在本实施例中，磁电阻元件215包括例如两个串联的GMR (图中未示出)。第二芯片单元22、第三芯片单元23和第四芯片单元24的结构与第一芯片单元21的结构完全相同。如图4所示，第二芯片单元22、第三芯片单元23和第四芯片单元24的补偿导线层与第一芯片单元21的补偿导线层212是一体形成的，即第一芯片单元21的补偿导线层212也是第二芯片单元22、第三芯片单元23和第四芯片单元24的补偿导线层。补偿导线层212在平行于基片216的平面内呈“U”字形。第一芯片单元21、第二芯片单元22、第三芯片单元23和第四芯片单元24沿补偿导线层212走向的排布方式如图4所示。第一芯片单元21、第二芯片单元22、第三芯片单元23和第四芯片单元24中的磁电阻兀件各自作为一个桥臂电连接构成一个电桥。使用时，将由四个芯片单元的磁电阻元件构成的电桥的输出端与运算放大器(图中未示出)的输入端连接，将所述磁电阻集成芯片的补偿导线层212的一个自由端与运算放大器的输出端连接，将所述磁电阻集成芯片的补偿导线层212的另一个自由端与电阻(图中未示出)的一端连接，电阻的另一端接地。将待测导线制作成U形，并将所述磁电阻芯片置于U形的待测导线的上方。当待测导线中有电流流过时，通过测试电阻两端的电压即可获得流过待测导线中的电流大小。实施例3本实施例提供的用于电流传感器的磁电阻集成芯片包括例如四个芯片单元，即第一芯片单元31、第二芯片单元32、第三芯片单元33和第四芯片单元34，如图6所示。第一芯片单元31、第二芯片单元32、第三芯片单元33和第四芯片单元34的结构都相同，且都为多层膜结构。[0051]以第一芯片单元31为例介绍本实施例的磁电阻集成芯片的每一个芯片单元的膜层结构。如图7所示，第一芯片单元31包括软磁层311、补偿导线层312和磁电阻元件313。软磁层311包括第一底软磁层3111、第二底软磁层3112、顶软磁层3113、第一连接层3114和第二连接层3115。第一底软磁层3111和第二底软磁层3112设于基片314上，且第一底软磁层3111与第二底软磁层3112之间设有间隙。第一底软磁层3111通过第一连接层3114与顶软磁层3113连接；第二底软磁层3112通过第二连接层3115与顶软磁层3113连接。软磁层311在垂直于基片的平面内呈带缺口的环形。磁电阻元件313设于第一底软磁层3111与第二底软磁层3112之间的间隙内，且磁电阻兀件313的厚度小于第一底软磁层3111和第二底软磁层3112的厚度。补偿导线层312设于第一底软磁层3111和第二底软磁层3112上。顶软磁层3112设于补偿导线层312上。软磁层311、补偿导线层312和磁电阻元件313彼此之间的间隙设有绝缘层(图中未示出)，该绝缘层的形状与软磁层311、补偿导线层312和磁电阻元件313的形状匹配。第一底软磁层3111和第二底软磁层3112在平行于基片314的平面内呈矩形或梯形。在本实施例中，第一底软磁层3111和第二底软磁层3112在平行于基片314的平面内呈例如矩形。磁电阻元件313为TMR元件、GMR元件或AMR元件。在本实施例中,磁电阻元件313为例如AMR元件,磁电阻元件313包括至少一个AMR。当磁电阻元件313中包括多个AMR时，该多个AMR串联和/或并联。在本实施例中，磁电阻元件313包括例如两个并联的AMR (图中未示出)。第二芯片单元32、第三芯片单元33和第四芯片单元34的结构与第一芯片单元31的结构完全相同。如图6所示，第二芯片单元32、第三芯片单元33和第四芯片单元34的补偿导线层与第一芯片单元31的补偿导线层312是一体形成的，即第一芯片单元31的补偿导线层312也是第二芯片单元32、第三芯片单元33和第四芯片单元34的补偿导线层。补偿导线层312在平行于基片314的平面内呈“U”字形。第一芯片单元31、第二芯片单元32、第三芯片单元33和第四芯片单元34沿补偿导线层312走向的排布方式如图6所示。第一芯片单元31、第二芯片单元32、第三芯片单元33和第四芯片单元34中的磁电阻兀件各自作为一个桥臂电连接构成一个电桥。使用时，将由四个芯片单元的磁电阻元件构成的电桥的输出端与运算放大器(图中未示出)的输入端连接，将所述磁电阻集成芯片的补偿导线层312的一个自由端与运算放大器的输出端连接，将所述磁电阻集成芯片的补偿导线层312的另一个自由端与电阻(图中未示出)的一端连接，电阻的另一端接地。将待测导线制作成U形，并将所述磁电阻芯片置于U形的待测导线的上方。当待测导线中有电流流过时，通过测试电阻两端的电压即可获得流过待测导线中的电流大小。实施例4如图8所示，本实施例提供的用于电流传感器的磁电阻集成芯片包括例如八个芯片单元，即第一芯片单元41、第二芯片单元42、第三芯片单元43、第四芯片单元44、第五芯片单元45、第六芯片单元46、第七芯片单元47、第八芯片单元48。所述磁电阻集成芯片的芯片单元采用实施例1、实施例2或实施例3的磁电阻集成芯片的芯片单元。所述磁电阻集成芯片的八个芯片单元的磁电阻元件相同。在本实施例中，所述磁电阻集成芯片的每一个芯片单元包括例如三个串联的TMR (图中未示出)。所述磁电阻集成芯片的八个芯片单元的磁电阻元件连接构成一个电桥。所述磁电阻集成芯片的任意两个芯片单元的磁电阻元件串联和/或并联构成所述电桥的一个桥臂。在本实施例中，第一芯片单元41和第三芯片单元43的磁电阻元件串联构成所述电桥的例如第一桥臂；第五芯片单元45和第七芯片单元47串联构成所述电桥的例如第二桥臂；第二芯片单元42和第四芯片单元44串联构成所述电桥的例如第三桥臂，第六芯片单元46和第八芯片单元48串联构成所述电桥的例如第四桥臂。使用时，将由八个芯片单元的磁电阻元件构成的电桥的输出端与运算放大器(图中未示出)的输入端连接，将所述磁电阻集成芯片的补偿导线层的一个自由端与运算放大器的输出端连接，将所述磁电阻集成芯片的补偿导线层的另一个自由端与电阻(图中未示出)的一端连接，电阻的另一端接地。将待测导线制作成U形，并将所述磁电阻芯片置于U形的待测导线的上方。当待测导线中有电流流过时，通过测试电阻两端的电压即可获得流过待测导线中的电流大小。应当理解，以上借助优选实施例对本实用新型的技术方案进行的详细说明是示意性的而非限制性的。本领域的普通技术人员在阅读本实用新型说明书的基础上可以对各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。
权利要求1.用于电流传感器的磁电阻集成芯片，其特征在于，该磁电阻集成芯片包括4N个结构相同的芯片单元，N=I, 2, 3，4...，每一个所述芯片单元为多层膜结构，每一个所述芯片单元包括补偿导线层、磁电阻元件和至少一个软磁层； 所述补偿导线层、所述磁电阻元件和所述软磁层彼此之间的间隙设有绝缘层，所述绝缘层的形状与所述补偿导线层、所述磁电阻元件和所述软磁层的形状匹配； 所述4N个芯片单元的补偿导线层是一体形成的，该补偿导线层在平行于基片的平面内呈“U”字形； 所述4N个芯片单元的磁电阻元件相同，所述4N个芯片单元的磁电阻元件连接构成一个电桥。
2.根据权利要求1所述的用于电流传感器的磁电阻集成芯片，其特征在于，所述至少一个软磁层为第一软磁层、第二软磁层和第三软磁层，所述第二软磁层、所述第三软磁层和所述磁电阻元件设于基片上，所述磁电阻元件设于所述第二软磁层与所述第三软磁层之间的间隙内，所述磁电阻元件的厚度小于所述第二软磁层和所述第三软磁层的厚度，所述补偿导线层设于所述第二软磁层和所述第三软磁层上，所述第一软磁层设于补偿导线层上。
3.根据权利要求2所述的用于电流传感器的磁电阻集成芯片，其特征在于，所述第二软磁层和第三软磁层在平行于基片的平面内呈矩形。
4.根据权利要求2所述的用于电流传感器的磁电阻集成芯片，其特征在于，所述第二软磁层和第三软磁层在平行于基片的平面内呈梯形，且第二软磁层和第三软磁层的较短的边靠近磁电阻元件。
5.根据权利要求2所述的用于电流传感器的磁电阻集成芯片，其特征在于，所述第一软磁层在垂直于基片的平面内呈“U”字形，且所述第一软磁层的开口端朝向所述补偿导线层、所述第二软磁层和所述第三软磁层。
6.根据权利要求1所述的用于电流传感器的磁电阻集成芯片，其特征在于，所述软磁层包括第一底软磁层、第二底软磁层、顶软磁层、第一连接层和第二连接层； 所述第一底软磁层和所述第二底软磁层设于基片上，且所述第一底软磁层与第二底软磁层之间设有间隙，所述第一底软磁层通过所述第一连接层与所述顶软磁层连接，所述第二底软磁层通过所述第二连接层与所述顶软磁层连接，所述软磁层在垂直于基片的平面内呈带缺口的环形； 所述磁电阻元件设于所述第一底软磁层与所述第二底软磁层之间的间隙内，且所述磁电阻元件的厚度小于所述第一底软磁层和所述第二底软磁层的厚度； 所述补偿导线层设于所述第一底软磁层和所述第二底软磁层上，所述顶软磁层设于所述补偿导线层上。
7.根据权利要求6所述的用于电流传感器的磁电阻集成芯片，其特征在于，所述第一底软磁层和所述第二底软磁层在平行于基片的平面内呈矩形。
8.根据权利要求6所述的用于电流传感器的磁电阻集成芯片，其特征在于，所述第一底软磁层和所述第二底软磁层在平行于基片的平面内呈梯形，且所述第一底软磁层和所述第二底软磁层的较短的边靠近所述磁电阻元件。
9.根据权利要求1所述的用于电流传感器的磁电阻集成芯片，其特征在于，当N≥ 2时，所述磁电阻集成芯片的任意N个芯片单元的磁电阻元件串联和/或并联构成所述电桥的一个桥臂。
10.根据权利要求1所述的用于电流传感器的磁电阻集成芯片，其特征在于，所述磁电阻元件为TMR元件、GMR元件或AMR元件。
专利摘要本实用新型公开了一种用于电流传感器的磁电阻集成芯片，该磁电阻集成芯片包括4N(N=1,2,3,4…)个结构相同的芯片单元，每一个所述芯片单元为多层膜结构，每一个所述芯片单元包括补偿导线层、磁电阻元件和至少一个软磁层；补偿导线层、磁电阻元件和软磁层彼此之间的间隙设有绝缘层，绝缘层的形状与补偿导线层、磁电阻元件和软磁层的形状匹配；4N个芯片单元的补偿导线层是一体形成的，该补偿导线层在平行于基片的平面内呈“U”字形；4N个芯片单元的磁电阻元件相同，4N个芯片单元的磁电阻元件连接构成一个电桥。所述磁电阻集成芯片的优点为尺寸由厘米量级缩小为毫米量级；制作成本明显降低；产品的一致性较好；对外磁场的抗干扰能力明显增强。
文档编号G01R19/00GK203011980SQ20122054797
公开日2013年6月19日 申请日期2012年10月24日 优先权日2012年10月24日
发明者王建国 申请人:无锡乐尔科技有限公司