专利名称：一种电路板测试系统的制作方法
技术领域：
本发明涉及一种接触式电路板测试系统及其工作方法
背景技术：
在现代电子工业中，印刷电路板已经得到了非常广泛的使用，检测电路板质量优劣的各种方法因工业的迫切需要应运而生。电路板的接触式检测，可以理解为计算机控制的自动在线检测ICTan-CircuitTester)，被测电路板通过气动机构，把被测电路板固定于测试平台夹具上，选取电路板上η个被测点(通常η的个数由电路板上的焊盘或过孔的数量决定)，通过与三极管开关阵列中的测试结点相连的探针和焊盘或者过孔充分接触，三极管开关阵列及其控制电路是系统测试的关键，而由PNP型和NPN型三极管构成的对管电路是构成三极管开关阵列的最基本单元电路。在现有设计中，三极管开关阵列采用继电器控制，该方案严重限制了测试结点数，并且检测速度慢。

发明内容
本发明要解决的技术问题是提供一种能控制多结点、快速实现检测功能的接触式电路板测试系统及其工作方法。为解决上述技术问题，本发明提供一种接触式电路板测试系统，包括与计算机接口 MO相连的第一、第二 FPGA电路Μ4、Μ5，与第一、第二 FPGA电路Μ4、Μ5的控制信号输出端相连的至少包含一个由两组对管电路组成的三极管开关阵列电路；所述的对管电路包括一个PNP型和NPN型三极管，该PNP型和NPN型三极管的集电极相连；所述的三极管阵列电路中的各PNP型三极管的发射极相连形成第一公共点GNDl，该三极管阵列电路中的各NPN型三极管的发射极相连形成第二公共点GND2 ；各对管电路中的PNP型和NPN型三极管的集电极相连端为测试结点J ；第一 FPGA电路Μ4的各控制信号输出端与所述的三极管阵列电路中的各PNP型三极管的基极一一对应相连，第二 FPGA电路Μ5的各控制信号输出端与所述的三极管阵列电路中的各NPN型三极管的基极一一对应相连；第一 FPGA电路Μ4连接有第一主电源VCC3、GND3、用于控制所述第一FPGA电路Μ4的各控制信号输出端的输出电压的第一控制输出电源VCC5、GND5 ；第二 FPGA电路M5连接有第二主电源VCC2、GND2、用于控制所述第二 FPGA电路M5的各控制信号输出端的输出电压的第二控制输出电源VCC4、GND4 ；所述的第一 FPGA电路M4的第一控制输出电源的正极VCC5与所述第一公共点GNDl相连，所述的第二 FPGA电路M5的第二控制输出电源的接地点GND4与所述第二公共点GND2相连； 所述第一公共点GNDl还与一受控电流源的输出端相连、第二公共点GND2与所述受控电流源的输入端相连。进一步，为了降低功耗，所述的第一、第二 FPGA电路都采用ACTEL公司的A3P060 集成电路，且所述第一、第二控制输出电源电压都为1.5V。因为在A3P060内部电路的输出端，带有300 Ω的输出电阻，当输出逻辑“0”时，其电平为“-1. 5V”，三极管基极电流保证三极管工作在饱和状态。如果选择较高的+VCC5电压，会大大增加系统功耗。
进一步，为了减少漏电流，降低干扰信号，所述的接触式电路板系统还包括输入与该计算机接口相连、输出与所述第一、第二 FPGA集成电路分别相连的起电平转换和电路隔离作用的两个光电耦合电路。接触式电路板测试系统的工作方法，包括自检工作方法和测试工作方法；所述测试工作方法，包括以下步骤①把标准电路板水平放置在接触式电路板测试系统的测试平台上，使所有与三极管开关阵列的测试结点J相连的探针与该标准电路板接触；②通过计算机控制第二 FPGA电路M5使三极管阵列中任一组对管电路中的NPN型三极管截止、使所述的三极管开关阵列中的其余NPN型三极管全导通；并且由计算机控制第一 FPGA电路M4使所述的一组对管电路中的PNP型三极管导通、使所述的三极管开关阵列中其余PNP型三极管全截止，设定该对管电路中的测试结点J为一测试基准点；③若第一、第二公共点GND1、GND2之间未产生一检测电压Uab，即所述测试基准点与其余所有测试结点之间无导通，则判断所述测试基准点不与所述标准电路板的焊盘或过孔相连；④重复步骤②、③，直到测得第一、第二公共点GND1、GND2之间产生一检测电压 Uab,则判断相应的测试基准点与所述焊盘或过孔相连，同时记录该测试基准点为一个有效测试基准点；⑤保持所述有效测试基准点所在的对管电路中的PNP型三极管导通，通过第二 FPGAM5控制除该组对管电路中的NPN型三极管以外的所有NPN型三极管依次完成导通、截止，同时检测第一、第二公共点GND1、GND2之间是否存在一导通电压来逐一判断该有效测试基准点与其他测试结点之间是否导通，并把导通时的各电压数据存储到计算机，得到该有效基准点与其他测试结点之间的导通电压数据，即为所述有效测试基准点的结点网络的伏安关系数据；⑥重复步骤②至⑤，找出下一个有效测试基准点，构建另一个结点网络的伏安关系数据并存储在计算机中，直至得到所有的有效测试基准点及其对应的结点网络的伏安关系数据；⑦按照所述标准电路板的放置方式，把待测电路板放置在接触式电路板测试系统的测试平台上，使所有与三极管开关阵列的测试点相连的探针与该待测电路板接触；⑧获取待测电路板的结点网络的伏安关系数据，然后将该数据与步骤⑥获得的标准电路板的结点网络的伏安关系数据进行比对，若二者的伏安关系数据吻合，则该待测电路板合格；否则，即判断该待测电路板不合格；所述步骤⑧中的获取待测电路板的结点网络的伏安关系数据的方法包括以下步骤保持一个有效测试基准点所在的对管电路中的PNP型三极管导通，通过第二 FPGAM5控制除该组对管电路中的NPN型三极管以外的所有NPN型三极管依次完成导通、截止，同时检测第一、第二公共点GND1、GND2之间是否存在一导通电压来逐一判断该有效测试基准点与其他测试结点之间是否导通，并把导通时的各电压数据存储到计算机，得到该有效基准点与其他测试结点之间的导通电压数据，即为所述有效测试基准点的结点网络的伏安关系数据；重复该步骤，直至获取得所述待测电路板的各有效测试基准点的结点网络的伏安关系数据。
上述接触式电路板测试系统的自检工作方法，包括以下步骤a)由计算机控制第一、第二 FPGA电路M4、M5使三极管开关阵列中三极管全部截止；把测得的检测电压Uab数据与存储在计算机内部的三极管全部截止标准数据进行比对， 若Uab数据与所述标准数据不符，则判断为至少有一个所述的对管电路中的NPN型和PNP 型三极管都损坏；b)保持三极管开关阵列中NPN型三极管全部截止，由计算机控制第一 FPGA电路 M4使所述的三极管开关阵列中PNP型三极管依次完成导通、截止，同时把所述检测电压Uab 与存储在计算机内部的相应的第一数据进行比对，若所述检测电压Uab与所述第一数据不符，即判断出当前所测的NPN型三极管损坏；c)计算机控制第二 FPGA电路M5使所述的三极管开关阵列中PNP型三极管全部截止，并控制第一 FPGA电路M4使NPN型三极管依次完成导通、截止，同时把所述检测电压 Uab与存储在计算机内部的相应的第二数据进行比对，若所述检测电压Uab与所述第二数据不符，即判断出当前所测的PNP型三极管损坏；d)由计算机控制第一、第二 FPGA电路M4、M5使三极管开关阵列中三极管全部截止后；再控制所述三极管开关阵列中的每组对管电路依次完成导通、截止，同时把所述的检测电压Uab与存储在计算机内部的相应的第三数据进行比对，若所述检测电压Uab与所述第三数据不符，即判断出当前所测的对管电路存在故障。本发明具有的技术效果(1)测试结点数多，并且FGPA电路具有很好的扩展性； (2)能快速找出有效基准测试点，得到以该点为基础的结点网络；C3)在提高自检和检测的基础上，能有效的降低功耗；(4)抗干扰能力强，不会因为漏电流或者漏电压影响结点网络的伏安关系。


为了使本发明的内容更容易被清楚的理解，下面根据的具体实施例并结合附图， 对本发明作进一步详细的说明，其中图1本发明的接触式电路板测试系统硬件框图；图2本发明的含有光电耦合电路的接触式电路板测试系统硬件框图；图3本发明的三极管开关阵列控制电路图；图4本发明的含有光电耦合电路的三极管开关阵列控制电路图；图5本发明的可控增益放大电路工作原理图；图6本发明的可控增益放大电路硬件框图；图7受控电流源原理图；图8受控电流源产生电流原理图。
具体实施例方式下面结合附图及实施例对本发明进行详细说明(实施例1)如图1，一种接触式电路板测试系统，包括计算机接口 M0，三极管开关阵列控制电路中的FPGA电路与所述的计算机接口 MO相连；所述的FPGA电路的输出端与三极管开关阵列相连；所述三极管开关阵列至少包含两组对管电路，所述的对管电路包括一个PNP型和NPN型三极管，该PNP型和NPN型三极管的集电极相连，所述的三极管阵列电路中的各 PNP型三极管的发射极相连形成第一公共点GNDl，该三极管阵列电路中的各NPN型三极管的发射极相连形成第二公共点GND2，从所述每个对管电路中的PNP型和NPN型三极管的集电极相连端为测试结点J ；所述三极管开关阵列的两个公共点分别与一受控电流源相连， 把受控电流源产生的电流加入到所述三极管开关阵列中，使该两个公共点之间产生检测电压Uab ；所述检测电压Uab经过可控增益放大电路进行电压调整之后送入AD转换电路，检测电压Uab经过调整使其符合AD转换电路的输入电压范围；AD转换电路与单片机相连，所述单片机与计算机接口 MO相连；所述单片机与所述受控电流源中的档级控制单元和链路控制电路相连，链路控制电路作为受控电流源的电流开关，档级控制单元用于控制所述受控电流源的输出电流大小；所述单片机还与可控增益放大电路中的模拟开关电路相连，用于控制接入反馈电阻，并且所述的受控电流源产生电流与反馈电阻阻值相对应。如图2，为了隔离电路，减少干扰信号的影响，所述的三极管开关阵列控制电路，还包括与所述的计算机接口 MO相连的光电耦合电路；所述光电耦合电路与FPGA电路的输入端相连。如图3，所述FPGA电路包括与计算机接口 MO相连的第一、第二 FPGA电路M4、M5， 三极管开关阵列电路由与第一、第二 FPGA电路M4、M5的控制信号输出端相连的至少包含一个由两组对管电路组成；所述的对管电路包括一个PNP型和NPN型三极管，该PNP型和 NPN型三极管的集电极相连；所述的三极管阵列电路中的各PNP型三极管的发射极相连形成第一公共点GNDl，该三极管阵列电路中的各NPN型三极管的发射极相连形成第二公共点 GND2 ；从所述每个对管电路中的PNP型和NPN型三极管的集电极相连端为测试结点J ；第一 FPGA电路M4的各控制信号输出端与所述的三极管阵列电路中的各PNP型三极管的基极一一对应相连，第二FPGA电路M5的各控制信号输出端与所述的三极管阵列电路中的各NPN 型三极管的基极一一对应相连；为了避免漏电流的影响，第一FPGA电路M4采用第一主电源 VCC3、GND3、以及用于控制所述第一 FPGA电路M4的各控制信号输出端的输出电压的第一控制输出电源VCC5、GND5 ；第二 FPGA电路M5采用第二主电源VCC2、GND2、以及用于控制所述第二 FPGA电路M5的各控制信号输出端的输出电压的第二控制输出电源VCC4、GND4 ；所述的第一 FPGA电路M4的第一控制输出电源的正极VCC5与所述的第一公共点GNDl相连，所述的第二 FPGA电路M5的第二控制输出电源的接地点GND4与所述第二公共点GND2相连； 所述第一公共点GNDl还与受控电流源的输出端相连、第二公共点GND2与所述受控电流源的输入端相连。如图4，所述的三极管开关阵列控制电路还包括，输入与该计算机接口 MO相连，输出与所述第一、第二 FPGA集成电路M4、M5分别相连的起电平转换和电路隔离作用的两个光电耦合电路M2、M3。如图5，所述的三极管开关阵列包括，第一对管电路21、第二对管电路22，且所述三极管开关阵列中的三极管同为硅管或者锗管J为测试结点，Rx为测试电路板中两个焊盘或者过孔之间线段的阻值，简称被测电阻。电源的具体连接方式所述的三极管开关阵列控制电路中，共采用了五组独立式电压源“+VCCl、GND1”、“ +VCC2、GND2”、“ +VCC3、GND3”、“ +VCC4、GND4”、“ +VCC5、GND5”。第一 FPGA电路M4采用双电源供电第一主电源采用“+VCC3、GND3”供电，ACTEL 公司生产的A3P060芯片有32个输出端，主电源为+3. 3V，故+VCC3 = +3. 3V ；第一控制输出电源采用“ +VCC5、GND5 ”供电。第一 FPGA电路M4的作用是控制三极管阵列中PNP型三极管的导通或者截止。当第一 FPGA电路M4输出逻辑“1”时，其输出端对应的PNP型三极管截止；输出逻辑“0”时， 其输出端对应的三极管饱和导通。为了满足上述要求，电路设计时将“+VCC5”与“GND1”相连接，即“+VCC5”与“GND1 ” 同电位。这样，当第一 FPGA电路M4输出逻辑“1”时，其电平与“GND1”相等，保证PNP三极管截止；输出逻辑“0”时，其电平为“-VCC5”，保证PNP三极管饱和导通。+VCC5采用+1. 5V 电源供电，因为在A3P060内部电路的输出端，带有300 Ω的输出电阻，当输出逻辑“0”时， 其电平为“-1. 5V”，三极管基极电流
「00441 4 = 一11'’一、“ =* ‘ ；= -0,002^4 = -2JmA
L 」 b 300300( 1 )保证三极管工作在饱和状态。如果选择较高的+VCC5电压，会大大增加系统功耗。第二 FPGA电路M5采用双电源供电第二主电源采用“+VCC2、GND2”供电，ACTEL 公司生产的A3P060芯片规定主电源为3. 3V，故+VCC2 = +3. 3V ；第二控制输出电源采用 “+VCC4、GND4” 供电，+VCC4 采用 +1. 5V 电源。第二 FPGA电路M5的作用是控制三极管阵列中NPN型三极管的导通或截止。当第二 FPGA电路M5输出逻辑“1”时，其输出端对应的NPN型三极管饱和导通，输出低电平“0” 时，其输出端对应的NPN型三极管截止。电路设计时将“GND2”与“GND4”相连接，即“GND2”与“GND4”共地。这样，当第二 FPGA电路M5输出逻辑“1”时，其电平为“+1. 5V”，保证NPN三极管饱和导通；输出逻辑“0” 时，其电平为“GND2”，保证NPN三极管截止。所以第一、第二 FPGA电路M4、M5都采用ACTEL公司的A3P060集成电路，且所述 A3P060集成电路中第一、第二控制输出电源VCC5、GND5, VCC4、GND4为两个独立的1. 5V电源。FPGA电路管脚及逻辑关系，见表1、2，其中A4A3A2A1Atl为输入信号，Q31Q30一一Q0为输出信号，C1C0为模式控制信号，G为选通信号。 表1第一 FPGA集成电路M4逻辑功能表
权利要求
1.一种接触式电路板测试系统，其特征在于包括与计算机接口(MO)相连的第一、第二 FPGA电路(M4、M5)，与第一、第二 FPGA电路(M4、M5)的控制信号输出端相连的至少包含一个由两组对管电路组成的三极管开关阵列电路；所述的对管电路包括一个PNP型和NPN型三极管，该PNP型和NPN型三极管的集电极相连；所述的三极管阵列电路中的各PNP型三极管的发射极相连形成第一公共点(GNDl)， 该三极管阵列电路中的各NPN型三极管的发射极相连形成第二公共点(GND》；各对管电路中的PNP型和NPN型三极管的集电极相连端为测试结点(J)；第一 FPGA电路(M4)的各控制信号输出端与所述的三极管阵列电路中的各PNP型三极管的基极一一对应相连，第二 FPGA电路(M5)的各控制信号输出端与所述的三极管阵列电路中的各NPN型三极管的基极一一对应相连；第一 FPGA电路(M4)连接有第一主电源 (VCC3、GND3)、用于控制所述第一 FPGA电路(M4)的各控制信号输出端的输出电压的第一控制输出电源(VCC5、GND5)；第二 FPGA电路(M5)连接有第二主电源(VCC2、GND2)、用于控制所述第二 FPGA电路(M5)的各控制信号输出端的输出电压的第二控制输出电源(VCC4、 GND4)；所述的第一 FPGA电路(M4)的第一控制输出电源的正极(VCC5)与所述第一公共点 (GNDl)相连，所述的第二 FPGA电路(M5)的第二控制输出电源的接地点(GND4)与所述第二公共点(GND2)相连；所述第一公共点(GNDl)还与一受控电流源的输出端相连、第二公共点(GNM)与所述受控电流源的输入端相连。
2.根据权利要求1所述的接触式电路板测试系统，其特征在于，所述的第一、第二控制输出电源电压都为1.5V。
3.根据权利要求1或2所述的接触式电路板测试系统，其特征在于，该系统还包括输入与该计算机接口(Ml)相连、输出与所述第一、第二 FPGA集成电路(M4、iK)分别相连的起电平转换和电路隔离作用的两个光电耦合电路(Μ2、Μ3)。
4.根据权利要求1所述的接触式电路板测试系统的工作方法，包括自检工作方法和测试工作方法；所述测试工作方法，包括以下步骤①把标准电路板水平放置在接触式电路板测试系统的测试平台上，使所有与三极管开关阵列的测试结点(J)相连的探针与该标准电路板接触；②通过计算机控制第二FPGA电路(IK)使三极管阵列中任一组对管电路中的NPN型三极管截止、使所述的三极管开关阵列中的其余NPN型三极管全导通；并且由计算机控制第一 FPGA电路(Μ4)使所述的一组对管电路中的PNP型三极管导通、使所述的三极管开关阵列中其余PNP型三极管全截止，设定该对管电路中的测试结点(J)为一测试基准点；③若第一、第二公共点(GND1、GND》之间未产生一检测电压Uab，即所述测试基准点与其余所有测试结点之间无导通，则判断所述测试基准点不与所述标准电路板的焊盘或过孔相连；④重复步骤②、③，直到测得第一、第二公共点(GND1、GND》之间产生一检测电压Uab， 则判断相应的测试基准点与所述焊盘或过孔相连，同时记录该测试基准点为一个有效测试基准点；⑤保持所述有效测试基准点所在的对管电路中的PNP型三极管导通，通过第二 FPGA(M5)控制除该组对管电路中的NPN型三极管以外的所有NPN型三极管依次完成导通、 截止，同时检测第一、第二公共点(GND1、GND2)之间是否存在一导通电压来逐一判断该有效测试基准点与其他测试结点之间是否导通，并把导通时的各电压数据存储到计算机，得到该有效基准点与其他测试结点之间的导通电压数据，即为所述有效测试基准点的结点网络的伏安关系数据；⑥重复步骤②至⑤，找出下一个有效测试基准点，构建另一个结点网络的伏安关系数据并存储在计算机中，直至得到所有的有效测试基准点及其对应的结点网络的伏安关系数据；⑦按照所述标准电路板的放置方式，把待测电路板放置在接触式电路板测试系统的测试平台上，使所有与三极管开关阵列的测试点相连的探针与该待测电路板接触；⑧获取待测电路板的结点网络的伏安关系数据，然后将该数据与步骤⑥获得的标准电路板的结点网络的伏安关系数据进行比对，若二者的伏安关系数据吻合，则该待测电路板合格；否则，即判断该待测电路板不合格；所述的自检工作方法，包括以下步骤a)由计算机控制第一、第二FPGA电路(M4、iK)使三极管开关阵列中三极管全部截止； 把测得的检测电压Uab数据与存储在计算机内部的三极管全部截止标准数据进行比对，若 Uab数据与所述标准数据不符，则判断为至少有一个所述的对管电路中的NPN型和PNP型三极管都损坏；b)保持三极管开关阵列中NPN型三极管全部截止，由计算机控制第一FPGA电路(M4) 使所述的三极管开关阵列中PNP型三极管依次完成导通、截止，同时把所述检测电压Uab与存储在计算机内部的相应的第一数据进行比对，若所述检测电压Uab与所述第一数据不符， 即判断出当前所测的NPN型三极管损坏；c)计算机控制第二FPGA电路(IK)使所述的三极管开关阵列中PNP型三极管全部截止，并控制第一 FPGA电路(M4)使NPN型三极管依次完成导通、截止，同时把所述检测电压 Uab与存储在计算机内部的相应的第二数据进行比对，若所述检测电压Uab与所述第二数据不符，即判断出当前所测的PNP型三极管损坏；d)由计算机控制第一、第二FPGA电路(M4、iK)使三极管开关阵列中三极管全部截止后；再控制所述三极管开关阵列中的每组对管电路依次完成导通、截止，同时把所述的检测电压Uab与存储在计算机内部的相应的第三数据进行比对，若所述检测电压Uab与所述第三数据不符，即判断出当前所测的对管电路存在故障。
5.根据权利要求4所述接触式电路板测试系统的工作方法，其特征在于所述步骤⑧ 中的获取待测电路板的结点网络的伏安关系数据的方法包括以下步骤保持一个有效测试基准点所在的对管电路中的PNP型三极管导通，通过第二 FPGA(Μ5) 控制除该组对管电路中的NPN型三极管以外的所有NPN型三极管依次完成导通、截止，同时检测第一、第二公共点(GND1、GND2)之间是否存在一导通电压来逐一判断该有效测试基准点与其他测试结点之间是否导通，并把导通时的各电压数据存储到计算机，得到该有效基准点与其他测试结点之间的导通电压数据，即为所述有效测试基准点的结点网络的伏安关系数据；重复上述步骤，直至获取得所述待测电路板的各有效测试基准点的结点网络的伏安关系数据。
全文摘要
本发明涉及设于接触式电路板测试系统，其包括计算机接口，与计算机接口相连的第一、第二FPGA电路，与第一、第二FPGA电路的控制信号输出端相连的至少包含一个由两组对管电路组成的三极管开关阵列电路；所述的对管电路包括一个PNP型和NPN型三极管，该PNP型和NPN型三极管的集电极相连；本发明测试结点数多，并且FGPA电路具有很好的扩展性，能快速找出有效基准测试点，得到以该点为基础的结点网络，抗干扰能力强，不会因为漏电流或者漏电压影响结点网络的伏安关系。
文档编号G01R31/28GK102520339SQ20111045757
公开日2012年6月27日 申请日期2011年12月30日 优先权日2011年12月30日
发明者徐斐, 徐煜明, 李春光, 韩雁 申请人:常州工学院