专利名称：半导体集成电路、信息处理装置和输出数据扩散方法
技术领域：
本发明涉及半导体集成电路、信息处理装置、输出数据扩散方法以及程序。更详细 地，本发明涉及具有用于防止信息从扫描电路泄露的配置的半导体集成电路、信息处理装 置、输出数据扩散方法和程序，其中该扫描电路是半导体集成电路的测试电路。
背景技术：
在半导体集成电路中使用许多触发器。触发器能够分别保持比特值(0或1)并高 速地进行比特值的输入/输出，并且经常被用作构成高速缓冲存储器、寄存器或其他电子 电路的元件。在本说明书中，术语“触发器”将在下文中被简称为FF。根据现有技术，作为对半导体集成电路进行测试的方法而使用扫描测试。将参照 图1说明在日本专利第3671948号中记载的扫描测试配置。如图1中所示，半导体集成电 路100包括组合电路121和122，每个组合电路包括执行各种数据处理和计算处理的多个电 路元件。另外，半导体集成电路100包括用于保持和传送要输入到组合电路121和122的 数据以及从组合电路121和122输出的数据的多个FF。具体地，如图1中所示地提供扫描 FF 111,112 和 113。图1中所示的扫描FF 111、112和113中每个扫描FF都可以包括多个扫描FF，而 非单个扫描FF。用于连接图1中所示的扫描FF 111、112和113的连接线路被设定为用于 测试电路的扫描链，并且被用于半导体集成电路的制造阶段中的测试等。借助于将组合电路前/后的FF当作用于该组合电路的数据输入单元和数据输出 单元来进行测试。在每个FF中设定用于该测试的数据，将组合电路中进行的处理的结果存 储在后级中的FF中并将该结果取出至外部，从而确定组合电路是否正常地操作。使用扫描 链的电路测试被称作扫描测试。如图1中所示，作为半导体集成电路100的外部端子而提供扫描输入131、扫描时 钟(SCK) 132、扫描启用133和扫描输出134。扫描输入131是用于输入要在扫描测试期间存储在扫描FF中的值的端子。扫描时钟(SCK) 132是用于输入在扫描测试期间使用的时钟脉冲的端子，并且该 时钟脉冲被供应给各扫描FF的SCK输入单元。扫描启用133是用于切换扫描FF的输入的端子，并且扫描启用(SE)信号从该端 子被供应给各扫描FF的SE输入单元。扫描输出134是用于输出存储在扫描FF中的值的端子。在图1中所示的扫描FF 111、112和113之间夹有组合电路121和122。在扫描测 试中，通过在组合电路121和122与扫描FF 111、112和113之间执行数据的输入/输出来 进行测试。将参照图2来说明扫描FF 111、112和113中每个扫描FF的内部电路配置。注 意，连接至扫描链并能够选择性地输入测试数据和其他数据的FF被称作扫描FF。扫描FF 111、112和113中每个扫描FF的内部电路都具有图2中所示的配置。尽管在图2中仅示出了扫描FF 111的配置，但扫描FF 112和113也具有相同的配置。如图2中所示，扫描FF 111包括多路复用器151和FF 152。如图2中所示，输入到扫描FF 111的时钟脉冲被供应给FF 152的扫描时钟(SCK)输入单元，并在该时钟脉冲 的上升沿将FF 152的D端子的值锁存。被锁存的值通过FF 152的Q端子被输出，并被供 应给扫描FF 111的输出Q端子。输入到扫描FF 111的扫描启用(SE)信号是多路复用器151的选择器信号，用于 选择多路复用器151的Din和SI (扫描输入)中的任一个。当SE为“高”时选择SI信号 而当SE为“低”时选择Din信号。多路复用器151输出通过SE选择的信号作为多路复用 器151的输出信号，并将其供应给FF 152的D端子。接下来将参照图1来说明用于使用扫描电路对半导体集成电路进行测试的方法。首先，将半导体集成电路100的扫描启用133设定为“高”，并基于时钟周期从扫描 输入131串行地输入用于测试的预设数据，从而将用于测试的值设定在扫描FF 111、112和 113中。扫描FF 111、112和113通过前述扫描链被串联地连接。通过扫描链连接的扫描 FF 111至113进行移位寄存器操作以传送输入数据。此后，将扫描启用133设定为“低”并给SCK 132—个周期的时钟脉冲，以便进行 捕捉操作。该捕捉操作使得与连接至组合电路之前的扫描FF的值对应的计算结果被存储 在后级中的扫描FF中。例如，将存储在扫描FF 111中的值供应给组合电路121，并将组合电路121的输出 存储在扫描FF 112中。同时，将存储在扫描FF 112中的值供应给组合电路122，并将组合 电路122的输出存储在扫描FF 113中。在进行了这种捕捉操作后，再次将扫描启用133设 定为“高”，以将时钟脉冲施加到SCK 132。借助于该处理，在进行移位寄存器操作的同时， 将存储在扫描FF 111至113中的值通过扫描输出134输出至外部。使用用于测试的各种数据多次地进行该处理，并分析从扫描输出134输出的值， 从而对组合电路进行测试。在半导体集成电路中应如何对包括前述扫描链的布线的扫描电路进行设定，是在 设计半导体集成电路的阶段决定的。通常，该设计是使用设计工具来自动进行的，并进行处 理以实现高效的扫描链布线。结果，很有可能将在机械上彼此靠近的扫描FF依次连接。因此，在很多情况下，通过扫描链连接的多个FF不可避免地被设定为如下状态， 其中具有等同功能的多个扫描FF被串联地布置。例如，在组合电路是加密电路并在该加密 电路中设定用于输入密钥数据等的多个FF的情况下，从数量为η个的FF向计算电路输入 η比特的秘密密钥信息。当这η个FF通过扫描链被连接时，根据用作秘密信息的η比特密 钥信息的最高有效位(MSB)或最低有效位(LSB)的比特串，可以串联地连接该扫描链。当以这种方式连接扫描链时，从扫描输出134输出的值按FF的连接顺序被输出， 即MSB或LSB的比特数据按原样被输出。而且，在被测试后，半导体集成电路在许多情况下在移除诸如扫描输入131和扫 描输出134的端子后进入市场。但是扫描链没有被移除并被提供给了用户。于是进入市场 的半导体集成电路中残留有扫描链。因此，如果滥用该扫描链以检查输出，则可以通过使用 如下的扫描链来获取设定在FF中的信息，在该扫描链中曾使用半导体集成电路的电路进 行通常的数据处理。例如，有可能泄露要应用于加密处理的诸如密钥信息的秘密信息。
为了防止这样的秘密信息的泄露，例如采取以下措施。在转换到使用扫描链的扫 描测试模式时，对连接至扫描链的扫描FF进行初始化，从而将保持在扫描FF中的数据重 置。由此，即使攻击者在操作期间使得电路转换到扫描测试模式，也难以根据扫描输出值得 到和分析关于密钥等的重要信息
发明内容
如上面所说明的，如果滥用扫描链，则秘密信息有可能从连接至扫描链的FF泄 露。例如，在要扫描输出的数百比特的信息包括关于密钥等的重要信息且比特串按根据MSB 或LSB的顺序被输出的情况下，有可能进行如下的密钥分析。攻击者预先得到在公开通信 信道中流动的明文和密文的对，使用通过逐比特地对借助扫描输出而输出的比特串进行移 位所得到的值作为候选密钥，对给定的明文进行加密，并反复与预先保持的给定的密文作 比较。该处理使得攻击者可以指明密钥。在这种按根据MSB或LSB的顺序来布置经由扫描 链扫描输出的值的情况下，可以由比不利地基于暴力攻击的指明简单得多的方式来指明密 钥。而且，作为应对秘密信息的泄露的措施，在转换到扫描测试模式时将连接到扫描 链的扫描FF重置是不够的。例如，存在以下问题。如果通过上电后在扫描测试模式中的多次捕捉操作，可以在 将关于密钥等的秘密信息存储在扫描FF之后通过扫描输出获取该秘密信息，则可通过使 用与上面所说明的方法中的搜索类似的搜索来分析扫描输出的值，以指明密钥数据。扫描测试作为半导体集成电路的故障检测系统是必需的，并且只要没有特殊情况 都要被结合在半导体集成电路中。具有安全功能的半导体集成电路也不例外。然而，特别 是具备安全功能的半导体集成电路应具有如下机制，其中在实现通过扫描电路的故障检测 的情况下不容易指明关于密钥等的内部信息。即，需要实现以下机制，当通过扫描输出来输 出包括密钥信息的比特串时，执行测试的正当的执行器可以容易地分析该输出值，但是不 知道电路配置的攻击者即使分析通过扫描输出得到的值，也难以指明密钥。然而，如上面所说明的，根据现有技术的配置的问题在于因为连接至扫描链的扫 描FF中存储的值可被输出以被分析，所以应对诸如密钥数据的秘密信息的泄露的措施是 不够的。由此，希望提供一种实现防止使用半导体集成电路的扫描链的信息的泄露的半导 体集成电路、信息处理装置、输出数据扩散方法以及程序。根据本发明的一个实施例，提供了一种半导体集成电路，包括扫描链，该扫描链 被配置为充当供测试半导体集成电路用的连接路径并被配置为连接多个触发器；以及交织 电路，该交织电路被设在扫描链的输出部分处。该交织电路包括包括不同级数的存储元件 的多个分支；选择器，该选择器被配置为选择多个分支中的一个分支用作输入/输出分支， 该输入/输出分支进行对来自扫描链的数据的输入和对来自交织电路的数据的输出；以及 选择器控制器，该选择器控制器被配置为在每一预定定时处，在多个分支之间执行切换处 理以选择输入/输出分支。该选择器控制器可以在每次从扫描链输入数据时，在多个分支之间执行切换处理 以选择输入/输出分支。
该选择器控制器可以根据预设的切换序列，在多个分支之间执行切换处理。该半导体集成电路可以进一步包括存储器，该存储器被配置为存储分支选择表， 该分支选择表用于选择多个分支中的一个分支用作输入/输出分支，该输入/输出分支进 行对来自扫描链的数据的输入和对来自交织电路的数据的输出，并且在分支选择表中存储 器地址和分支识别符被彼此关联；计数器，该计数器被配置为在每一预定定时处对计数值 进行计数；以及包括控制器的控制电路，该控制器被配置为将与存储器地址对应的分支识 别符从分支选择表输出至交织电路的选择器控制器，该存储器地址对应于计数器的计数 值。该选择器控制器可以执行用于选择与从控制电路输入的分支识别符对应的分支作为输 入/输出分支的处理。该分支选择表可以具有将分支识别符随机地与存储器地址关联的设定。该选择器 控制器可以执行用于根据从控制电路输入的随机序列中的分支识别符来随机地选择输入/ 输出分支的处理。该半导体集成电路可以进一步包括初始化单元，该初始化单元被配置为对在多个 分支中所包括的存储元件的初始值进行设定。该初始化单元可以包括随机数生成器，并可以执行用于输入通过随机数生成器所 生成的随机数作为在多个分支中所包括的存储元件的初始值的初始化处理。该存储元件可以是寄存器。根据本发明的另一个实施例，提供了一种包括该半导体集成电路的信息处理装置。根据本发明的又一个实施例，提供了一种在信息处理装置中执行的输出数据扩散 方法，该方法包括在交织电路中执行用于对来自扫描链的输出进行扩散的处理，该扫描链 被配置为充当供测试半导体集成电路用的连接路径并被配置为连接多个触发器。该执行步 骤包括在包括不同级数的存储元件的多个分支之间依次切换，以选择多个分支中的一个 分支用作输入/输出分支，该输入/输出分支进行对来自扫描链的数据的输入和对来自交 织电路的数据的输出。根据本发明的再一个实施例，提供了一种使得信息处理装置执行输出数据扩散处 理的程序，该程序包括在交织电路中执行用于对来自扫描链的输出进行扩散的处理，该扫 描链被配置为充当供测试半导体集成电路用的连接路径并被配置为连接多个触发器。该执 行步骤包括在包括不同级数的存储元件的多个分支之间依次切换，以选择多个分支中的 一个分支用作输入/输出分支，该输入/输出分支进行对来自扫描链的数据的输入和对来 自交织电路的数据的输出。此外，根据本发明的实施例的程序可以经由计算机可读的存储介质或通信介质被 提供给能执行各种程序代码的图像处理装置或计算机系统。通过以计算机可读的方式提供 这种程序，在图像处理装置或计算机系统中根据该程序实现处理。本发明的实施例的另外的特征和优点将根据后面基于实施例和附图的详细说明 而变得明显。在本说明书中，系统是指多个装置的逻辑集合，而具有各自配置的装置不一定 在同一壳体内。根据本发明的实施例，在设定为用于测试诸如大规模集成电路(LSI)的集成电路 的路径的扫描链的输出部分处，设定进行数据扩散处理的交织电路。该交织电路包括包括不同级数的寄存器的多个分支，以及被配置为选择进行来自扫描链的数据输入和数据输出 的分支的选择器；并且交织电路执行控制以依次改变所选择的分支。借助于本配置，来自扫 描链的输出比特序列在被扩散的同时被输出至外部，从而可以防止存储在触发器中的数据 的泄露。


图1示出了半导体集成电路中的扫描链；图2示出了具有连接至扫描链的触发器的扫描FF的配置；图3示出了根据本发明的第一实施例的半导体集成电路的配置实例；图4示出了交织电路的配置实例，该交织电路被设定在根据本发明的第一实施例 的半导体集成电路中；图5示出了数据扩散处理序列的实例，该数据扩散处理序列适用于根据本发明的 第一实施例的半导体集成电路中的交织电路；图6示出了根据本发明的第二实施例的半导体集成电路的配置实例；图7示出了交织电路和控制电路的配置实例，该交织电路和该控制电路被设定在 根据本发明的第二实施例的半导体集成电路中；图8示出了在控制电路中的ROM中存储的分支选择表的配置实例，该控制电路被 设定在根据本发明的第二实施例的半导体集成电路中；图9示出了数据扩散处理序列的实例，该数据扩散处理序列适用于根据本发明的 第二实施例的半导体集成电路中的交织电路；图10示出了根据本发明的第三实施例的半导体集成电路的配置实例；图11示出了交织电路和初始化单元的配置实例，该交织电路和该初始化单元被 设定在根据本发明的第三实施例的半导体集成电路中；图12示出了数据扩散处理序列的实例，该数据扩散处理序列适用于根据本发明 的第三实施例的半导体集成电路中的交织电路。
具体实施例方式以下，将参照附图详细说明根据本发明的实施例的半导体集成电路、信息处理装 置、输出数据扩散方法以及程序。说明将根据以下项目进行1.根据本发明的第一实施例的配置和处理2.根据本发明的第二实施例的配置和处理3.根据本发明的第三实施例的配置和处理1.根据本发明的第一实施例的配置和处理将参照图3等来说明本发明的第一实施例。图3示出了根据本发明的第一实施例 的半导体集成电路200。图3中所示的根据本实施例的半导体集成电路200的电路部分210与上面参照图 1说明的电路相似。即，电路部分210包括组合电路221和222，每个组合电路都包括执行 各种数据处理和运算处理的多个电路元件；以及用于保持和传送要输入到组合电路221和 222的数据以及从组合电路221和222输出的数据的扫描触发器(FF)211至213。
图3中所示的扫描FF 211至213中的每个扫描FF都可以包括多个扫描FF，而非 单个扫描FF。用于连接图3中所示的扫描FF 211至213的连接线路被设定为供用于测试 电路的扫描链，并被用于半导体集成电路的制造阶段中的测试等。半导体集成电路200的外部端子的配置也与上面参照图1说明的配置相似，并且 包括扫描输入231、扫描时钟(SCK)232、扫描启用233和扫描输出234。与图1中所示的配置不同，图3中所示的半导体集成电路200包括交织电路300。 交织电路300被设定在扫描输出234的前级中。具体地，在半导体集成电路200中位于连 接扫描FF 211至213的扫描链的末端处的扫描FF 213的输出单元侧上的扫描输出234的 前级中提供交织电路300。交织电路300接收扫描FF 213的输出，执行对输入数据进行扩散的交织处理，并 通过扫描输出234输出处理后的数据。半导体集成电路200的外部端子与图1中所示的半导体集成电路100的外部端子 相同，并且这些端子被用在扫描测试中。在扫描测试中，从扫描FF 211至213和组合电路 221至222输出的最终输出比特序列经由交织电路300通过扫描输出234被输出，用于捕捉 操作后的扫描输出。图4中示出了交织电路300的细节。如图4中所示，交织电路300包括在输入和 输出侧上都具有数量为N的分支的选择器301和302 ；以及基于时钟周期依次选择分支的 选择控制器303。即，每次将时钟脉冲施加至SCK 232时，选择控制器303都根据时钟脉冲依次选择
分支0、分支1、分支2.....分支N-1。在选择了分支N-1后，从分支0起重复前述操作。在
选择器301和302之间布置寄存器311至314。要注意，尽管在本实施例中使用寄存器，但 也可以使用诸如存储器的其他各种存储元件。图4中仅示出了四个分支，但实际上设定了包括分支0至N-1的N个分支。各分支 中的寄存器的级数如下对于寄存器311为一个；对于寄存器312为两个；对于寄存器313 为三个；并且在逐个增加的情况下，对于最后的分支N-1中的寄存器314为N个。以这种方 式，各分支中包括不同级数的寄存器。S卩，向每个分支i(i =0、1.....N-1)连接具有i+1级的寄存器。每个分支中的寄存器起移位寄存器作用。来自选择器301的输出值被输入至通过 选择器301选择的分支中的寄存器。当从SCK 232施加时钟脉冲时，寄存器进行移位操作， 即将已存储的值存储在相邻级(图4中是右边的相邻级)中，并且也存储从选择器301供 应的值。即，寄存器进行先进先出(FIFO)操作。此时，在未被选择器301和302选择的分 支中的寄存器保持其中的值而与SCK无关。在下文中将详细地说明交织电路300的功能。将在分支数N = 4的假设下给出以 下说明。选择控制器303使得选择器301和302以0、1、2、3、0、1、2、3、0…的顺序按时钟
周期同步地选择同一分支。如上面所说明的，将输入供应给通过选择器301所选择的分支 中的寄存器，并且该寄存器基于时钟周期进行FIFO操作。交织电路300对作为扫描链的最终输出而输入的比特序列执行扩散处理。将参照 图5中所示的时序图来说明如何通过交织电路300对该比特序列进行扩散。首先说明图5中所示的信号。“SCK”表示扫描时钟脉冲。“输入”表示给选择器301的输入值，其比特序列是{b0, bl，b2，b3，b4，b5，b6， b7, }。“分支”表示通过选择器301和302所选择的分支。“寄存器311”、“寄存器312”、“寄存器313”和“寄存器314”分别表示存储在其中 的值，并且为简单起见，其初始状态在所有寄存器中都是0。“输出”表示选择器302的输出，该输出是交织电路300的输出。首先，在时刻t0处，以0对交织电路300中的寄存器311至314进行初始化。从 扫描链向输入选择器301供应第一输出比特。这对应于图5中所示的“输入”的b0。选择 器301和302正在选择分支0。然而，在时刻t0处，输入值b0尚未被经由选择器301的分 支0存储在寄存器311中。存储处理是在施加时钟脉冲时进行的。因此，交织电路300的 输出是连接至通过选择器302所选择的分支0的寄存器311的值。即输出0。随后，当在时刻tl处将时钟脉冲施加至SCK时，给选择器301的输入值b0经由选 择器301的分支0被存储在寄存器311中。其他寄存器312、313和314中的值(所有值都 为0)被保持在其中。同时，选择器301和302选择分支1，从而将bl供应给选择器301。由 于选择器302正在选择分支1，因此其输出是连接至分支1的寄存器312右端的级中的值， 即0。另外，当在时刻t2处将时钟脉冲施加至SCK时，寄存器312执行移位操作，并且到 选择器301的输入值bl经由选择器301的分支1被存储在寄存器312左端的级中。作为 结果，{bl，0}被存储在寄存器312中。其他寄存器311、313和314中的值被保持在其中。 同时，选择器301和302选择分支2，并将b2供应给选择器301。由于选择器302正在选择 分支2，因此其输出是连接至分支2的寄存器313右端的级中的值，即0。相似地，在时刻t3处给选择器301的输入值b2被存储在寄存器313左端的级中， 于是得到Ib2，0，0}，并输出寄存器314右端的级中的值，即0。在时刻t4处，给选择器301 的输入值b3被存储在寄存器314左端的级中，于是得到{b3，0，0，0}，并且选择器301和302 的选择返回分支0。于是输出寄存器311的值，即b0。根据图5中的时序图，可以清楚地理 解在时刻t5及其后进行的操作，因而省略其说明。如根据图5中的时序图可以理解的，交织电路300的输入比特序列和输出比特序 列具有以下设定。输入比特序列{b0，bl，b2，b3，b4，. . . }通过交织电路300被处理，从而变成输出 比特序列{0,0,0,0, bo, 0,0,0, b4, bl，0，0，b8, b5, b2，0，bl2, b9, b6, b3, bl6, }。以这种方式，借助于通过交织电路300进行的处理，对在被输入到交织电路300时 彼此相邻的比特进行扩散。即，输入到交织电路300的比特序列作为与该输入比特序列不 同的被扩散的比特序列被从交织电路300输出。顺带提及，执行扫描测试的正当的执行者知道在交织电路300中执行的交织处理 的算法。因此，该执行者例如使用软件来执行用于执行交织处理的逆处理的算法。借助于 该处理，可以通过得到交织处理前的比特序列来进行测试处理。另一方面，恶意分析者不知道交织处理的算法，因而该分析者仅基于通过交织电路所扩散的数据，分析连接至扫描链的扫描FF中保持的值。在下文中，在将作为秘密信息的加密密钥数据存储在连接至扫描链的扫描FF中 的假设下，在使用通过交织电路所扩散的数据来执行密钥分析的情况下，进行关于搜索密 钥所需的试验次数的考虑。此处，为简单起见，假设经由扫描链扫描输出的值是256比特的 比特串并且在该比特串中包含128比特的密钥。从根据现有技术的不带交织电路的电路(例如图1中所示的半导体集成电路100) 扫描输出比特串，从该比特串末端获取连续的128比特作为候选密钥，并将逐比特地对这 128比特进行移位所得到的值分别当作候选密钥。由此，一共得到128组候选密钥。对于这 128组候选密钥，对给定的明文进行加密并反复进行与已保持的给定密文的比较，从而借助 于最多128次试验可以容易地根据扫描输出的比特序列来指明密钥。与此相反，使用通过上面参照图3至5说明的交织电路300所扩散的比特序列，按 以下方式进行密钥数据的分析。当假设攻击者不知道对扫描电路采取的措施(即攻击者不 知道提供了交织电路300)时，攻击者需要至少查验256比特中所有128比特的扫描输出的 候选密钥。在这种情况下，有可能作为密钥的值是考虑到128比特的顺序在不重复的情况根 据256比特的扫描输出值得到的值，因而攻击者进行的查验密钥的试验次数是P256128 >> 2128>> 128 (256P128>>2128>> 128)。在这种包括上面参照图3至5说明的交织电路300 的配置中，试验次数与现有技术相比可以显著增加。接下来，条件稍微放宽，并且假设攻击者知道对扫描电路采取了使用交织电路的 比特扩散措施但不知道分支数N。在这种情况下，攻击者假定交织电路的分支数N以预先构成其反函数，并将从扫 描输出所得到的比特序列输入其中假定了 N的交织电路的反函数，从而在扫描输出(SO)的 输出时得到候选比特序列，即未扩散的候选比特序列。然后，对所得到的候选比特序列施加 与现有技术的攻击相似的攻击，从而获得候选密钥。此处，攻击者需要对所有假定的分支数 2到N进行前述攻击程序，因此攻击者需要进行的试验次数是128 (N-1)彡128。因此在N > 2的情况下，攻击者进行的试验次数与现有技术相比可能增加。另一方面，如上面所说明的，能够正当地进行扫描测试的制造者知道应用了交织 电路并还知道分支数N，因而能预先构成交织电路的反函数。因此，在扫描测试时，制造者可 以通过使用该反函数将扫描输出的比特序列变换成扩散前的比特序列，以进行通常的扫描 测试。如上面所说明的，其中将上面参照图3至5说明的交织电路300设定在扫描链中 的扫描输出的前级中的半导体集成电路200能够显著地增加根据扫描输出的比特序列来 分析保持在扫描FF中的比特序列的难度。因此，在处置高度机密的数据的半导体集成电路 中，可以有效地防止经由扫描链的秘密信息泄露。在本实施例中，如图4中所示，交织电路300被配置为使用选择器和寄存器。然 而，只要能实现相似的数据扩散功能，则也可以使用其他电路配置，而非这种选择器和寄存 器的组合。例如，可以应用进行数据变换处理的计算电路和加密电路。2.根据本发明的第二实施例的配置和处理接下来，将参照图6等来说明本发明的第二实施例。图6示出了根据本发明的第二实施例的半导体集成电路400。图6中所示的根据本实施例的半导体集成电路400的电路部分210与上面参照图 1说明的电路相似。即，电路部分210包括组合电路221和222，每个组合电路都包括执行 各种数据处理和计算处理的多个电路元件；以及用于保持和传送要输入到组合电路221和 222的数据以及从组合电路221和222输出的数据的扫描触发器(FF)211至213。图6中所示的扫描FF 211至213中每个扫描FF都可以包括多个扫描FF，而非单 个扫描FF。用于连接图6中所示的扫描FF 211至213的连接线路被设定为用于测试电路 的扫描链，并被用于半导体集成电路的制造阶段中的测试等。半导体集成电路400的外部端子的配置也与上面参照图1说明的配置相似，并且 包括扫描输入231、扫描时钟(SCK)232、扫描启用233和扫描输出234。图6中所示的半导体集成电路400包括与上面参照图3至5说明的第一实施例中 的交织电路相似的交织电路300。交织电路300被设定在扫描输出234的前级中。具体地， 在半导体集成电路400中位于连接扫描FF 211至213的扫描链的末端处的扫描FF 213的 输出单元侧上的扫描输出234的前级中提供交织电路300。交织电路300接收扫描FF 213的输出，执行对输入数据进行扩散的交织处理，并 通过扫描输出234输出处理后的数据。图6中所示的根据本实施例的半导体集成电路400进一步包括控制电路450。控 制电路450在交织电路300中进行选择器的控制，即选择分支的控制。半导体集成电路400的外部端子与图1中所示的半导体集成电路100的外部端子 相同，并且这些端子被用在扫描测试中。在扫描测试中，从扫描FF 211至213和组合电路 221至222输出的最终输出比特序列经由交织电路300通过扫描输出234被输出，用于捕捉 操作后的扫描输出。图7中示出了交织电路300和控制电路450的具体的配置实例。控制电路450包 括控制器451、计数器452和只读存储器(ROM) 453。R0M453是存储分支选择表的存储单元， 该分支选择表说明了通过交织电路300的选择器301和302选择分支的顺序。在下文中，将在分支数N = 4的假设下给出说明。图8示出了在如下情况中ROM 453中存储的分支选择表的实例其中除与分支选 择表的地址对应的元素之外的元素数被定义为M，分支数N = 4且元素数M= 16。如图8 中所示，分支选择表是其中将从0到3的分支编号(数据)以随机顺序存储在ROM 453中 存储的分支选择表的地址中的列表。另一方面，计数器452是从0到M-1进行计数的M进制计数器。在通过控制器451 所进行的控制下，计数器452根据SCK来更新计数值。在通过控制器451所进行的控制下， 将通过计数器452生成的计数值(0至M-1)作为地址供应给ROM 453。ROM 453从图8中所示的分支选择表中选择与从计数器452供应的计数值(0至 M-1)对应的地址，并且得到在被与所选择的地址关联同时被记录的分支编号(数据)。所 得到的分支编号(数据)在通过控制器451进行的控制下基于时钟周期被供应给交织电路 300的选择控制器303。交织电路300的选择控制器303使用从控制电路450供应的分支编号作为选择器 301和302的选择信号。借助于该处理，向交织电路300供应在存储在控制电路450的ROM453中的分支选择表中设定的分支编号。在使用图8中所示的分支选择表的情况下，基于时钟周期向交织电路300供应分 支编号0、3、1、2、1、2、0、3...。交织电路300的选择控制器303基于时钟周期依次使用从控 制电路450供应的分支编号作为选择器301和302的选择信号。通过使存储在ROM 453中的分支选择表具有图8中所示的设定，即通过使分支选 择顺序是随机的，可以进行操作使得选择器301和302中的分支以看似随机的顺序被选择。在下文中，将给出关于根据第二实施例的控制电路450的操作和与之关联的交织 电路300的操作序列的说明。现在，为简单起见，假设N = 4、M= 16并且将图8中所示的 分支选择表存储在控制电路450的ROM 453中。在这种情况下，计数器452起16进制计数 器作用。在控制电路450中，将计数器452的初始值(此处假设该值为0)供应给ROM 453 的地址，并且随后从ROM 453输出与分支选择表的地址0x00对应的值，即0。因而，通过交 织电路300中的选择器301和302选择分支0。随后，当输入SCK时，将计数器452的值递增并且将1供应给R0M453。由此，ROM 453输出与分支选择表的地址0x01对应的值，即3。结果，通过选择器301和302选择分支 3。此后，控制电路450每当输入SCK时都执行相同的操作。于是选择器301和302 根据存储在ROM 453中的分支选择表来选择分支。因而，通过使在分支选择表中说明的选 择顺序是随机的，可以进行操作以使得分支以看似随机的顺序被选择。现在，关于基于上面所说明的操作的扩散处理，即如何对输入到交织电路300的 比特序列{b0，bl，b2，b3，...}进行扩散，将参照图9中的时序图给出说明。图9中所示的 信号名称与对应于上面所说明的第一实施例的图5中所示的信号名称相似。如图5中那样， 为简单起见，假设寄存器和计数器中每个的初始值都为0。在时刻t0处，向输入选择器301供应来自扫描链的第一输出比特。这是图9中所 示的“输入”的b0。在该时刻处，来自控制电路450的计数器452的输出是初始值0，因此 ROM 453的输出也是0并且选择器301和302选择分支0。然而，在时刻t0处，输入值b0 尚未被经由选择器301的分支0存储在寄存器311中。存储处理是在施加时钟脉冲时进行 的。因此，交织电路300的输出是连接至通过选择器302所选择的分支0的寄存器311的 值。即输出0。随后，当在时刻tl处将时钟脉冲施加至SCK时，给选择器301的输入值b0经由选 择器301的分支0被存储在寄存器311中。此时，寄存器312、313和314的值(所有值都 为0)被保持在其中。同时，计数器452递增为1。这对应于图8中所示的分支选择表的地 址 0x01。将与存储在ROM 453中的分支选择表的地址0x01对应的分支3供应给交织电路 300的选择控制器303。因而选择器301和302选择分支3，并且选择器302的输出是寄存 器314右端的级中的值，即0。而且，将bl供应给选择器301并随后供应给寄存器314。另外，当在时刻t2处将时钟脉冲施加至SCK时，寄存器314进行1比特的移位操 作，并且bl经由选择器301的分支3被存储在寄存器314左端的级中。作为结果，寄存器 314的值是{bl，0，0，0}。同时，计数器452递增为2。然后ROM 453将1供应给选择器301和302的选择信号。因而选择器301和302选择分支1，选择器302的输出是寄存器312右 端的级中的值即0，并且将b2供应给选择器301。在时刻t3及其后以同样方式进行操作。可以根据图9中的序列图来理解该操作， 因而省略其说明。如根据图9中的序列图可以理解的，交织电路300的输入比特序列和输出比特序 列具有以下设定。输入比特序列{b0，bl，b2，b3，b4，. . . }通过交织电路300被处理，从而变成输出 比特序列{0,0,0,0,0,0, b0，0，0，b6，0，b2，0，b3, b4, b9, bl5, bl, bll, b5， }。以这种方式，借助于通过交织电路300进行的处理，对在被输入到交织电路300时 彼此相邻的比特进行扩散。即，输入到交织电路300的比特序列作为与该输入比特序列不 同的被扩散的比特序列被从交织电路300输出。顺带提及，执行扫描测试的正当的执行者知道在交织电路300中执行的交织处理 的算法。因此，该执行者例如使用软件来执行用于执行交织处理的逆处理的算法。借助于 该处理，可以通过得到交织处理前的比特序列来进行测试处理。另一方面，恶意分析者不知道交织处理的算法，因而该分析者仅基于通过交织电 路所扩散的数据，分析连接至扫描链的扫描FF中保持的值。在下文中，在将作为秘密信息的加密密钥数据存储在连接至扫描链的扫描FF中 的假设下，在使用通过交织电路所扩散的数据来执行密钥分析的情况下，进行关于搜索密 钥所需的试验次数的考虑。此处，为简单起见，假设经由扫描链扫描输出的值是256比特的 比特串并且在该比特串中包含128比特的密钥。首先，进行关于如下情况的考虑，其中攻击者不知道对扫描电路采取了措施。在这 种情况下，如第一实施例中的那样，攻击者需要根据扫描输出的输出对于所有可能的候选 密钥执行试验，因而最大试验次数是P256128(256P128)。因此，如第一实施例中的那样，攻 击者进行的试验次数可以显著增加。接下来，进行关于如下情况的考虑，其中攻击者知道对扫描电路使用交织电路作 为措施，但不知道分支数N和存储在ROM中的分支选择表。在这种情况下，如第一实施例中 的那样，攻击者需要搜索交织电路中的分支数N，并且需要搜索存储在ROM中的分支选择表 中的分支选择顺序。在下文中，将详细说明攻击者执行的程序。首先攻击者假定分支数为i，并且对 可以作为存储在ROM中的表中的分支选择顺序使用的所有组合进行试验。因此，相对于所 假定的分支数i，用于将被扩散的比特序列返回为来自扫描输出的输出的试验次数最大是 i ！。此外，攻击者需要在每次前述试验中从256比特的输出中依次搜索128比特的密钥， 因而相对于所假定的分支数i，攻击者需要进行的试验次数最大是128Xi ！。另外，攻击者 需要对从2到N作为分支数i的所有候选都应用前述试验。为此，攻击者应进行的试验的 最大次数如下。
N128》！
(=2而且，存储在ROM中的分支选择表的元素数M通常大于等于N(M彡N)。在这种情 况下，试验的最大次数如下。
128^ !—
i=2 L i _而且，在图8中所示的分支选择表中，选择元素以使分支选择顺序中不出现重复。 或者也可以为了增加攻击者所进行的试验次数而选择元素以出现重复。在这种情况下，试 验的最大次数进一步增加如下。
N
i=2如上文所说明的，借助于应用其中可以随机选择分支的第二实施例的配置，与上 面所说明的第一实施例相比，可以进一步增加攻击者所进行的试验次数。此外，在第二实施 例中，攻击者除了需要指明交织电路的分支数N以外，还需要指明分支选择表中的各元素。 进而，由于分支选择表的元素数M可根据ROM的大小而增加，因而即使攻击者知道使用了交 织电路，也能增加攻击者所进行的试验次数。另一方面，如上面所说明的，能够正当地进行扫描测试的制造者知道应用了交织 电路并且还知道分支数N和分支选择表的内容，因而能预先构成交织电路的反函数。因此， 在扫描测试时，制造者可以通过使用该反函数将扫描输出的比特序列变换成扩散前的比特 序列，以进行通常的扫描测试。在上面所说明的第二实施例中，通过使用存储在ROM中的分支选择表来生成用于 选择分支的信号，这是进行操作以使分支以看似随机的顺序被选择的一种形式。然而，只要 通过随机地选择分支可以增加攻击者应进行的试验次数，则该方法不限于此。例如，可应用 使用随机数生成器来生成分支选择信号的配置，而非使用计数器和ROM。3.根据本发明的第三实施例的配置和处理最后，将参照图10等来说明本发明的第三实施例。图10示出了根据本发明的第 三实施例的半导体集成电路500。第三实施例是可以与上面所说明的第一或第二实施例结合应用的实施例。在上面 所说明的第一和第二实施例中，通过使用交织电路对比特序列进行扩散，这使攻击者难以 分析比特序列中包括的诸如密钥的重要信息。然而，当原样应用在第一和第二实施例中说明的处理实例时，有可能攻击者可以 借助于比上面在第一和第二实施例中说明的次数少得多的次数的试验次来指明密钥。将使 用第一实施例作为实例来详细地说明这一点。在第一实施例中，为了简单起见，以诸如0的固定值对交织电路内的各寄存器进 行初始化。在进行这种初始化设定的情况下，输出诸如0或1的相同值直到输出被扩散的比 特序列的第一比特bo为止。此处，根据第一实施例中所说明的交织电路的特性可以理解， 从扫描输出所输出的前N个比特用作存在于交织电路中的各寄存器的初始值。因而，攻击 者通过测量从扫描测试的开始起输出的固定值的输出次数，可以估计出交织电路中的分支 数N。因此，在实际应用第一和第二实施例的情况下，各寄存器的初始值应该不是固定的。 满足该条件的配置将在以下作为第三实施例来说明。在第三实施例中，以随机数对交织电路中的寄存器进行初始化。即，第三实施例用 作第一和第二实施例的附加功能。
图10示出了根据本发明的第三实施例的半导体集成电路500。图10中所示的配 置与上面参照图3说明的根据第一实施例的半导体集成电路200的区别在于添加了初始化 单元550。图10中所示的根据本实施例的半导体集成电路500的电路部分210与上面参照 图1说明的电路相似。即，电路部分210包括组合电路221和222，每个组合电路都包括执 行各种数据处理和计算处理的多个电路元件；以及用于保持和传送要输入到组合电路221 和222的数据以及从组合电路221和222输出的数据的扫描触发器(FF)211至213。交织电路300是执行与通过根据上面所说明的第一实施例的交织电路进行的处 理相似的处理的电路。交织电路300接收扫描FF 213的输出，执行对输入数据进行扩散的 交织处理，并通过扫描输出234输出处理后的数据。图11中示出了交织电路300和初始化单元550的具体的配置实例。初始化单元 550包括控制器551和随机数生成器552。控制器551进行交织电路300中的寄存器的初 始化控制，而随机数生成器552进行生成用于对交织电路300中的寄存器进行初始化的设 定值的处理，该设定值是随机数。控制器551将交织电路300中的寄存器输入切换为来自随机数生成器552的输 入，并在将时钟脉冲施加至SCK时，以随机数对所有寄存器同时进行初始化。随机数生成器552生成对交织电路300中的寄存器进行初始化所需的随机数序 列。即，当交织电路300包括用于Z比特的寄存器时，随机数生成器552生成Z比特的随机 数序列，该随机数序列在寄存器的初始化时被供应给每个寄存器。在下文中，将说明以随机数序列进行初始化的各寄存器的值的具体实例。将关于交织电路300中的分支数N是4的情况给出说明。当分支数N = 4时，交 织电路300中的寄存器的级数是1+2+3+4 = 10。随机数生成器552生成与十个寄存器设定值对应的随机数序列{r0，rl,r2,..., r9}。以这些值对各寄存器进行初始化。在这种情况下，例如，寄存器311的值是{r0}， 寄存器312的值是{r2，rl}，寄存器313的值是{r5，r4，r3}，而寄存器314的值是{r9,r8, r7, r6}。图12是在第一实施例中以前述随机数对寄存器进行初始化的情况下的序列图。 各信号与上面参照图5说明的信号相似。在时刻t0处，对各寄存器进行初始化并将前述随机数存储在寄存器中。在时刻tl 及其后，将存储在通过扫描链连接的扫描FF中的值存储在交织电路300中的寄存器中。输 入到交织电路300的比特序列是{b0, bl，b2，b3，b4， }，这与在第一实施例的操作的说 明中的输入比特序列相似。该操作与第一实施例中的操作相似，因而省略关于该操作的详 细说明。根据图12中所示的序列图可以理解，交织电路300的输入比特序列和输出比特序 列具有以下设定。输入比特序列{b0,bl,b2,b3,b4,...}通过交织电路300被处理，从而变成{r0， rl, r3, r6, bO, r2, r4, r7, b4, bl, r5, r8,…}。图5中所示第一实施例的扫描输出的比特序列包括初始化的值，即0。然而在第三实施例中，其中在第一实施例中输出0的部分中输出随机数。由此可以得到以下效果。如上面在第一实施例中说明的，在以固定值对交织电路中的各寄存器进行初始化 的情况下，基于从扫描测试开始起输出的连续的固定值(在第一实施例中是0)的数量，可 以估计出交织电路的分支数N，因而通过交织电路所进行的比特扩散的效果可能丧失。然 而，借助于应用第三实施例，连续输出的固定值被随机数取代，因此根据从扫描输出所输出 的比特序列难以估计分支数，并且攻击者需要如上面各实施例中说明的那样搜索分支数的 所有候选。另一方面，能够正当地进行扫描测试的制造者通过预先备好交织电路的反函数并 将扫描输出的比特序列变换成被输入到交织电路前的比特序列，可以进行通常的扫描测 试。即，即使添加了初始化功能，对于通过该功能扫描输出的比特序列也不需要新的操作。在第三实施例中说明了交织电路中的寄存器的初始化的实例。除该示例以外，也 可以使用具有如下功能的任何配置，该功能每次都将交织电路中的各寄存器初始化为对于 攻击者是未知的值。已经说明了其中将初始化单元添加至第一实施例的配置实例。或者也可以将初始 化单元与第二实施例结合。添加初始化单元可以增加分析秘密信息的难度。如上面简要地说明的，交织电路300的配置不限于这种选择器和寄存器的组合， 并且只要能实现数据扩散功能，也可以利用其他电路配置。例如，可以将用于进行数据变换 处理的计算电路和加密电路应用于该电路配置。此外，就防止秘密信息的泄露而言，将扫描 链布局为使得用于存储诸如密钥信息的秘密信息的寄存器被离散地而非连续地连接是有 效果的。即，例如，通过设定其中用于存储诸如加密密钥的秘密信息的多个寄存器被离散地 而非连续地连接的扫描链，可以进一步增加分析来自通过扫描链的输出的数据的难度。在上面所说明的实施例中，主要关于集成电路的配置给出了说明。或者，上面实施 例中说明的半导体集成电路可以被装入诸如个人计算机(PC)的信息处理装置中，并在信 息处理装置中对根据每个上面所说明的实施例的半导体集成电路中的数据扩散处理进行 控制。通过使用存储在半导体集成电路中的存储器中的程序，可以通过在上面实施例中说 明的半导体集成电路中的控制器来执行该程序的控制。或者，借助于使用连接到信息处理 装置中的半导体集成电路的LSI元件中提供的控制器和存储器，通过执行程序来将命令输 入到具有上面所说明的配置的半导体集成电路，以对诸如交织处理的数据扩散处理进行控 制。上面给出了关于本发明的具体实施例的详细说明。然而很明显，本领域的技术人 员在不脱离本发明的范围的情况下可以得到这些实施例的修改和替换。即，本发明的实施 例是以实例的形式被公开的，并且不应以限定性的方式来解释。为了判断本发明的范围，应 参考所附的权利要求。在本说明书中说明的一系列处理可以使用硬件和软件中的任一种或硬件和软件 的复合配置来被执行。在使用软件执行处理的情况下，说明处理顺序的程序可以通过被安 装在内置于专用硬件的计算机的存储器中来被执行，或者该程序可以通过被安装在能够执 行各种处理的多用途计算机中来被执行。例如，该程序可以预先被记录在记录介质中。除 了从记录介质被安装到计算机中以外，还可以经由诸如局域网(LAN)或因特网的网络来接 收该程序，并且可以将该程序安装在诸如内置硬盘的记录介质中。
说明书中说明的各种处理不仅可以根据说明按时间被串行执行，还可以根据执行 处理的装置的处理能力或根据需要被并行地或分别地执行。在本说明书中，系统是指多个 装置的逻辑集合，而具有各自配置的装置不一定在同一壳体内。本专利申请包含与在2009年5月1日提交日本专利局的日本在先专利申请 2009-111748中公开的主题内容相关的主题内容，该在先专利申请的全部内容通过引用而 合并于此。本领域的技术人员应当理解，取决于设计需求和其他因素，可以想到各种修改、组 合、子组合和替换，只要它们在所附权利要求或其等同物的范围内。
权利要求
一种半导体集成电路，包括扫描链，所述扫描链被配置为充当供测试所述半导体集成电路用的连接路径并被配置为连接多个触发器；以及交织电路，所述交织电路被设在所述扫描链的输出部分处，其中所述交织电路包括包括不同级数的存储元件的多个分支，选择器，所述选择器被配置为选择所述多个分支中的一个分支用作输入/输出分支，所述输入/输出分支进行对来自所述扫描链的数据的输入和对来自所述交织电路的数据的输出，以及选择器控制器，所述选择器控制器被配置为在每一预定定时处，在所述多个分支之间执行切换处理以选择所述输入/输出分支。
2.根据权利要求1所述的半导体集成电路，其中所述选择器控制器在每次从所述扫描链输入数据时，在所述多个分支之间执行切 换处理以选择所述输入/输出分支。
3.根据权利要求1所述的半导体集成电路，其中所述选择器控制器根据预设的切换序列，在所述多个分支之间执行切换处理。
4.根据权利要求1所述的半导体集成电路，进一步包括存储器，所述存储器被配置为存储分支选择表，所述分支选择表用于选择所述多个分 支中的一个分支用作输入/输出分支，所述输入/输出分支进行对来自所述扫描链的数据 的输入和对来自所述交织电路的数据的输出，并且在所述分支选择表中存储器地址和分支 识别符被彼此关联；计数器，所述计数器被配置为在每一预定定时处对计数值进行计数；以及包括控制器的控制电路，所述控制器被配置为将与存储器地址对应的分支识别符从所 述分支选择表输出至所述交织电路的所述选择器控制器，所述存储器地址对应于所述计数 器的计数值，其中所述选择器控制器执行用于选择与从所述控制电路输入的分支识别符对应的分 支作为所述输入/输出分支的处理。
5.根据权利要求4所述的半导体集成电路，其中所述分支选择表具有将所述分支识别符随机地与所述存储器地址关联的设定，并且其中所述选择器控制器执行用于根据从所述控制电路输入的随机序列中的分支识别 符来随机地选择所述输入/输出分支的处理。
6.根据权利要求1至5中的任一项所述的半导体集成电路，进一步包括初始化单元，所述初始化单元被配置为对在所述多个分支中所包括的所述存储元件的 初始值进行设定。
7.根据权利要求6所述的半导体集成电路，其中所述初始化单元包括随机数生成器，并执行用于输入由所述随机数生成器所生成 的随机数作为在所述多个分支中所包括的所述存储元件的初始值的初始化处理。
8.根据权利要求1至7中的任一项所述的半导体集成电路，其中所述存储元件是寄存器。
9.一种包括根据权利要求1至8中的任一项所述的半导体集成电路的信息处理装置。
10.一种在信息处理装置中执行的输出数据扩散方法，所述方法包括以下步骤在交织电路中执行用于对来自扫描链的输出进行扩散的处理，所述扫描链被配置为充 当供测试半导体集成电路用的连接路径并被配置为连接多个触发器，其中所述执行步骤包括在包括不同级数的存储元件的多个分支之间依次切换，以选 择所述多个分支中的一个分支用作输入/输出分支，所述输入/输出分支进行对来自所述 扫描链的数据的输入和对来自所述交织电路的数据的输出。
11.一种使得信息处理装置执行输出数据扩散处理的程序，所述程序包括以下步骤 在交织电路中执行用于对来自扫描链的输出进行扩散的处理，所述扫描链被配置为充当供测试半导体集成电路用的连接路径并被配置为连接多个触发器，其中所述执行步骤包括在包括不同级数的存储元件的多个分支之间依次切换，以选 择所述多个分支中的一个分支用作输入/输出分支，所述输入/输出分支进行对来自所述 扫描链的数据的输入和对来自所述交织电路的数据的输出。
全文摘要
本发明提供了一种半导体集成电路、一种信息处理装置、一种输出数据扩散方法以及一种程序，该半导体集成电路包括扫描链，该扫描链被配置为充当供测试半导体集成电路用的连接路径并被配置为连接多个触发器；以及交织电路，该交织电路被设在扫描链的输出部分处。该交织电路包括包括不同级数的存储元件的多个分支；选择器，该选择器被配置为选择多个分支中的一个分支用作输入/输出分支，该输入/输出分支进行对来自扫描链的数据的输入和对来自交织电路的数据的输出；以及选择器控制器，该选择器控制器被配置为在每一预定定时处，在多个分支之间执行切换处理以选择输入/输出分支。
文档编号G01R31/3185GK101877248SQ20101015912
公开日2010年11月3日 申请日期2010年4月23日 优先权日2009年5月1日
发明者宫户良和, 草川雅文 申请人:索尼公司