专利名称：无须使用逻辑模拟的用于对复杂ic的设计进行校验的方法和装置的制作方法
技术领域：
本发明涉及用于对复杂IC的设计进行校验的方法和装置，更具体地说，涉及用于无须使用逻辑模拟，通过以高速度和低成本使用基于事件的测试系统，对复杂IC(诸如系统芯片SoC)的设计进行评估和校验(validation)的方法和装置。
背景技术：
目前，VLSI设计使用高级描述语言，诸如Verilog和VHDL以块和子块进行描述。然后，使用Verilog/VHDL逻辑模拟器，以行为级和门级对这些Verilog/VHDL设计进行模拟。这种设计环境称为电子设计自动化(EDA)环境。EDA环境中的模拟旨在将设计制作成硅IC之前检查其功能性和性能。目前，模拟速度太慢以致不能进行整个芯片模拟，因此，当今的设计仅可以部分地进行验证。
设计校验是复杂IC设计中最重要和最困难的一个任务，因为没有完整的功能验证，就不会发现并去除设计错误。同时，整个芯片级的设计校验在产品开发周期中是绝对必要的。因为目前设计上的较慢的模拟速度以及较大的规模，用当今的工具和方法(见M.Keating和P.Bricaud，“Reuse methodology manual for system-on-a-chipdesign”，Kluwer academic publishers，0-7923-8175-0，1998；R.Rajsuman，“System-on-a-ChipDesign and Test”，Artech HousePublishers Inc.，ISBN 1-58053-107-5，2000)，芯片级的设计校验几乎是不可能实现的任务。
设计校验是任何系统设计项目，诸如上述的SoC设计(R.Rajsuman，“System-on-a-ChipDesign and Test”，2000)中最重要的一个任务。设计校验是指确定系统可以做到它想要做的事情。从本质上说，其提供了系统操作方面的置信度。设计校验的目的是证明产品的确按预期工作(发现它是否按预期工作)。复杂IC的设计校验可被视为对硬件操作的校验，包括功能性和时序性能。在如今的技术中，设计校验通过大量行为、逻辑和时序模拟，和/或通过仿真，和/或通过硬件原型来获得。
在IC设计的开始阶段，伴随着规格的开发(specificationdevelopment)和RTL(寄存器传输级)编码，行为模型被开发出来，以便能创建用于系统模拟的测试平台(testbench)。在开始阶段，目标通常是开发一组好的块级测试程序组(test suites)和测试实例(test cases)，这是在寄存器传输级(RTL)设计和功能模型被确定时完成的。有效的校验取决于测试质量和测试平台的完备性、各个模型的抽象层次、EDA工具和模拟环境。
设计校验策略遵循设计层次。首先，以独立的方式检查叶片级(leaf level)块的正确性。在这些块的功能性检查之后，按照交互的类型和数据的内容，检查这些块之间的接口的正确性。
下一个及最重要的一个步骤是在整个芯片模型上运行应用程序软件或等效测试平台。由于软件的应用仅能通过芯片上软件的运行时间执行来验证，因此需要硬件-软件的协同模拟。协同模拟能在指令集体系结构(ISA)级、总线功能模型(BFM)级或使用行为C/C++模型实现。除协同模拟外，目前使用的用于校验的其他技术是仿真和/或硬件原型(见C.Flynn“Developing an emulationenvironment”，Integrated System Design Magazine，pp.46-52，April2001；A.Dieckman“HW-SW”co-verification with emulation，co-simulaion and FPGA based prototyping”，Proceedings of Design andTest in Europe，pp.98-101，2001；R.Ulrich et al.“Debugging of FPGAbased prototypes-A case study”，Proceedings of Design and Test inEurope，pp.109-113，2001)。
仿真系统的成本非常高(百万美元的量级)。但是，其速度远远快于协同模拟的速度(仿真提供约100K至1M时钟周期/秒的速度)。在设计的不同级的模拟速度的大致比较的说明如图1所示。在这里，如上所述，BFM表示总线功能模型级，ISA表示指令集体系结构级，以及RTL表示寄存器传输级。另外，图1中的“Logic”表示例如用在网表(netlist)中的门级。现有的任何工具和方法学都不允许大量运行用于设计校验的软件应用程序，因此，只有有限数量的芯片的功能可以被确认。
尽管可由工程师使第一个硅(silicon)具有完整功能而做出最佳尝试，但是当以晶片级进行测试时，仅约80％的设计可以正确地工作，而当第一次放入系统中时，则有一半以上出现失败。这主要是因为缺乏利用足够数量的实际软件应用程序运行的系统级校验。由于设计校验因使用EDA模拟工具而非常麻烦且仍然较慢，因此基于FPGA的原型技术仍显差强人意(见A.Dieckman“HW-SWco-verification with emulation，co-simulation and FPGA basedprototyping”，Proceedings of Design and Test in Europe，pp.98-101，2001；R.Ulrich et al.“Debugging of FPGA based prototypes-A casestudy”，Proceedings of Design and Test in Europe，pp.109-113，2001)。
因此，在当今技术中执行设计校验的唯一方法是通过硅原型，诸如，制作ASIC本身。图2示例说明了现有技术中的产品开发周期。如图2所示，制作出原型硅。使用该原型硅来开发可在其上执行整个功能校验(系统内测试)的系统板。调试原型芯片的操作中的所有错误。改正设计并最终执行批量生产。
更具体地说，在图2中，在阶段21设计者研究待设计的复杂IC的要求。基于在阶段21中的这些要求，设计者在阶段22确定IC的规格。在阶段23中的设计入口过程中，使用高级语言诸如Verilog/VHDL，用块和子块描述IC。在阶段24中，通过设计验证过程25，典型地，通过使用初始测试平台28的逻辑/时序模拟执行初始设计评估。作为逻辑模拟的结果，将产生输入/输出文件或VCD(改值转储value change dump)文件29。VCD文件29中的数据是输入和输出事件关于时间长度或延迟的列表，即事件格式的数据。
基于上述产生的设计数据，在由数字30表示的过程中建立硅原型。在该过程中，在阶段31，进行制作以便获得硅原型33。在阶段32和35中检查获得的硅原型的任何错误。如今，这种测试是通过使用IC测试器来进行的，IC测试器是一种基于周期的测试系统，该测试系统具有用于以周期格式生成基于测试模式(testpattern)数据的测试向量的体系结构。
基于周期的测试系统(ATE系统)不能直接利用在EDA环境下产生的VCD文件29，因为该VCD文件为事件格式。因此，在周期化步骤34中，将VCD文件中的测试向量转换成周期格式数据。另外，在步骤34中，必须基于周期格式数据开发测试程序，因为事件格式的测试向量常常不能完全地转换成周期格式的测试向量。当然，目前通过IC测试器的这种验证仍包含不完全和不准确的结果。并且对基于周期的测试系统来说，将来自EDA环境的事件格式数据转换成周期格式的测试模式数据还非常耗时。
在设计校验和调试过程40中，在硅原型33上执行系统内测试37，从而进一步对硅原型33进行校验。在系统内测试37中，将硅原型33安置在作为预期系统一部分的电路板上。在系统内校验期间，在步骤39，检测错误和错误原因并改正设计上的bug。由于这种系统内测试既需要所设计的芯片的硅原型，又需要具有运行该硅原型的应用程序软件的系统，因此不仅成本高而且耗时。
在图2的硅原型阶段30和校验阶段40，通过设计工程师和测试工程师间的反复交互，发现设计错误并确定这些错误的原因以及改正这些设计错误。通过使用新测试平台45获得最终设计41并实施用于最终设计41的逻辑/时序模拟43。然后，将该设计制作成硅49，并在硅49上执行生产测试。
还应注意到在如图2所示的传统流程中没有闭合环路，即，从最初设计到原型硅到调试/校验到最终设计，所有步骤都是顺序进行的。因为该顺序特性，这些步骤极其耗时且昂贵，而且，在任何步骤中的任何错误都需要复杂的重做。
为克服这些缺陷，本发明的相同受让人已经在U.S.专利申请No.09/428,746和No.09/941,396中提出了基于事件测试器的方法。在这些U.S.专利申请所公开的方法中，使用原型硅和初始模拟测试平台，连同EDA工具一起，用于使用基于事件的测试系统(事件测试器)的设计校验。为此，将EDA工具和模拟器链接到事件测试器，以便执行原始设计模拟向量和测试平台以及在测试平台和测试向量中进行修改，直到获得满意结果。因为EDA工具与事件测试器连接，因此这些修改被捕获，以便生成提供满意结果的最终测试平台。
在图3中示例说明了该方法中的例子。应当注意，该例子仅对本发明的受让人来说是一项常规的技术，而对公众领域来说则不是，更不是关于本发明的现有技术。图2和3中的基本差异是图3中的流程图提供了从最初设计到调试/校验到改正bug到最终制作或批量生产的一个闭环。
根据前面提到的专利申请和图3，为了完整的功能验证或芯片级的设计校验，在事件测试器上执行设计模拟(初始测试平台)期间形成的完整的芯片级功能向量。这些测试向量也是事件格式的，一般由运行在Verilog/VHDL模型或IC的行为模型上的软件应用程序生成。这些向量同时或在不同时间利用IC的不同部分，然而，IC的整体行为由组合响应确定。在该步骤后，如图3所示，一硅芯片被制作出来。
一旦该芯片变为可用，就将其置于基于事件的系统上并执行初始测试平台的设计模拟向量以便检验该芯片操作。更具体地说，在图3中，事件测试器52使用基于由VCD(改值转储)文件29得到的事件数据生成的测试向量，测试硅原型33的功能。由于VCD文件29是事件格式，因此VCD文件29中的数据能够直接用在事件测试器82中以便测试该设计。
将EDA工具，诸如模拟分析/调试55和波形编辑器/浏览器56通过接口67诸如API(应用程序接口)连接到事件测试器52。事件测试器52包含用于编辑和浏览波形的软件工具，诸如事件波形编辑器/浏览器58和DUT(待测装置)波形编辑器/浏览器59。编辑器/浏览器58和59通过API接口67连接到EDA工具55和56，以便彼此通信以及访问公共数据库。在事件测试器52中，可通过事件波形编辑器/浏览器58修改测试向量(事件)。
通过执行这些测试向量，事件测试器52可产生测试结果文件53，该文件将通过测试平台反馈69反馈至EDA设计环境和EDA工具。在事件测试器52上检验该结果并在事件测试器52(编辑器/浏览器58和29)上改变/编辑事件，直到设备(期望设计)的所有不正确操作被改正为止。事件中的这些变化产生新的测试平台51。为获得这些新的测试平台和测试向量，将由测试平台生成工具65、模拟分析工具55和波形浏览器56组成的EDA工具连接到事件测试器52。在图3中，在这些过程后，在阶段61完成最终硅制作(批量生产)以产生将在生产测试阶段63中进行测试的最终IC装置62。
图3的方法仍然需要物理硅(原型)用于设计校验。因为存在着对物理硅的需求，因此该方法仍然昂贵。为克服该限制，上述U.S.专利申请No.09/941,396公开了一种替代的方法，该方法使用初始设计说明和其模拟测试平台来生成新的测试平台以及相应的没有bug的设备模型。在该方法中，设备的初始设计连同初始测试平台被加载到事件测试器上。通过使用API接口，事件测试器也被连接至在初始设计期间使用的模拟器上。这样，事件测试器包含以Verilog/VHDL描述的设计以及其所有逻辑、行为、BFM、ISA和应用测试平台。
使用该设备模型(初始设计)和其测试平台，在事件测试器上检查结果。因为整个环境和结果是事件格式的，因此，能很快注意到设备操作中的任何不正确操作。由于测试器允许编辑事件和时序标度(time scaling)，因此对应于这些不正确操作的事件被编辑，以便改正这些操作。当所有不正确操作已被改正时，保存设备模型并生成新的测试平台和测试向量。该保存的设备模型用于硅制作和批量生产。
依然存在的一个限制是，该方法仍然是基于模拟的，因此，速度仍然很慢。需要一种用于设计校验的新方法和装置以便克服该限制。

发明内容
因此，本发明的目的是提供一种方法和设备，其通过使用基于事件的测试系统，以高速和低成本对复杂IC的设计进行校验，而无须使用逻辑模拟。
在本发明的第一方面中，对复杂IC的设计进行校验的方法包括下列步骤将一现场可编程门阵列(FPGA)连接到一事件测试器；基于在EDA环境下产生的设计数据，通过所述事件测试器对所述FPGA进行内嵌编程(inline programming)，以在FPGA中建立一等效于预期IC的IC；通过所述事件测试器，将从IC设计数据得到的测试向量应用于FPGA，并评估所述FPGA的响应输出；检测所述响应输出中的错误并通过修改所述FPGA的内嵌编程来校正设计错误；以及重复所述错误检测和设计校正步骤直到在所述事件测试器中获得无错误的设计数据为止。
最好，本发明的方法进一步包括接收设计数据并转换设计数据用于对FPGA进行内嵌编程的步骤。通过事件测试器对FPGA进行内嵌编程的步骤包括一通过事件测试器的控制总线将编程数据传送至FPGA的步骤。
在本发明中，最好，应用测试向量的步骤包括通过所述事件测试器，在所述FPGA上运行在所述EDA环境下创建的测试平台以及为预期IC准备的应用程序软件的步骤。
本发明的方法进一步包括通过在所述EDA环境下创建的测试平台，抽取事件数据的步骤，以及将所抽取的事件数据安装在所述事件测试器中，并基于该抽取的事件数据生成测试向量，以通过所述事件测试器的测试治具(test fixture)，将所述测试向量应用于所述FPGA。
在本发明的第二方面中，对复杂IC的设计进行校验的方法利用一仿真器板，而不是FPGA。该方法包括下述步骤将一仿真器板连接到一事件测试器；将一预期IC的设计数据提供给所述仿真器板以便所述仿真器板仿真所述预期IC的功能；通过所述事件测试器，将从IC设计数据得到的测试向量应用于所述仿真器板，并评估所述仿真器板的响应输出；检测所述响应输出中的错误并通过修改提供给所述仿真器板的所述设计数据来校正设计错误；以及重复所述错误检测和设计校正步骤直到在所述事件测试器中获得无错误的设计数据为止。
本发明的另一方面是一种用于对复杂IC的设计进行校验的设备。该设计校验设备由不同装置构成，用于实现如上所述的设计校验方法，其利用事件测试器和FPGA的组合或事件测试器和仿真器板的组合，用于高速测试模型应用和响应评估以及设计调试和错误校正。
根据本发明，使用事件测试器和FPGA的内嵌编程，代替使用较慢的EDA模拟工具来对设计进行校验，因为不使用整个芯片级的模拟并且应用程序软件在FPGA上可更快运行(与模拟比较)，因此能完成当今技术不可能实现的大量校验(extensive validation)。
因为从设计校验流程中消除了较慢的模拟，因此在设计出样(taped-out)用于制造之前，能够完成大范围设计校验，并且因为大范围设计校验变为可能，因此消除了在批量生产前对原型的需要。本发明的校验方法非常有效、低成本并且在根本上不同于任何在前描述的系统。


图1是表示在用于复杂IC的设计过程中的模拟速度和各个抽象层次间的关系的图。
图2是表示在传统技术中，在设计校验中的过程的一个例子的示意图。
图3是表示受让人和属于U.S.专利申请No.09/941,396的内部知识的设计校验的方法的一个例子的示意图。
图4是一个框图，表示用于使用内嵌编程FPGA结合事件测试器的本发明的设计校验的装置和方法的基本结构。
图5是表示包含并行和串级链配置的本发明中FPGA结构的一个例子的示意图。
图6是一个框图，表示用于使用仿真器板结合事件测试器的本发明的设计校验的装置和方法的基本结构。
图7A和7B是用于将图3的方法与本发明进行比较的示意图。
具体实施例方式
在由本发明的相同受让人拥有的在前申请中，在U.S.专利申请No.09/406,300、No.09/340,371和No.09/286,226中描述过一种基于事件的测试系统。在这里，所有这些专利申请均合并作为参考。在本发明中，一种新的方法和装置通过克服在传统技术中的限制改变了设计范例。
如在本领域内所公知的，IC测试器具有例如高于100MHz，最高至1GHz的测试速度。其远远快于任何现有的逻辑模拟器。如上文中所述，图2和图3所示的传统技术因为校验方法包括逻辑模拟器，因此不能利用IC测试器的高速测试速度。本发明通过从设计校验流程中去除较慢的模拟来加速设计过程本身，从而提高设计者的生产率。
本发明提供两个主要的好处，(1)因为从设计校验流程中去除了较慢的模拟，因此在设计出样用于制造之前，能执行大量的设计校验；(2)因为大范围设计校验成为可能，因此其消除了在批量生产前对原型的需要。本发明的校验方法非常有效、低成本且在根本上不同于任何在前描述的系统。
本发明使用基于事件的测试系统(事件测试器)以及FPGA的内嵌编程，而不是使用较慢的EDA模拟工具，来对设计进行校验。在美国专利No.09/406,303和No.09/340,371中已经描述过基本的基于事件的系统。通过事件测试器中的测试总线，能够在事件测试器本身上对FPGA进行编程(内嵌编程)。因此，能在事件测试器上使用一个或多个FPGA以便实现复杂芯片的网表(通常为，门级描述)。
由于这些FPGA可实现实际设计，因此能通过事件测试器来运行软件应用程序以校验该设计。由事件测试器检测软件应用程序运行期间的任何错误并直接在事件测试器上对其进行诊断。由于FPGA可被内嵌编程，因此错误的原因可在设计网表内得到校正。这可实现在持续时间内运行实际软件应用程序并因此允许大量的校验。
在图4中示例说明该方法。在该例子中，事件测试器92通过控制总线连接FPGA(现场可编程门阵列)板94。与图2和图3所示的例子类似，在EDA环境下，通过设计阶段81-83产生复杂IC的初始设计数据85。也产生了测试平台87，其通常为Verilog/VHDL测试平台。在该阶段可能也完成了用于IC的应用程序软件88。基于测试平台数据87和应用程序软件88，通过事件抽取过程89将生成事件数据文件91。
如在本领域内所公知的，FPGA具有用于配置预期电路的存储器。因此，通过将适当的数据写入FPGA的存储器中(编程)，即使较大规模的集成电路也能够在FPGA中产生。在本发明中，事件测试器92通过控制总线，将配置数据提供给FPGA用于对FPGA进行编程(内嵌编程)。通常，这样的配置数据是基于对安装在内嵌编程93中的FPGA唯一的规则，通过转换事件91而生成的。
在FPGA板94中形成预期IC后，事件测试器通过测试治具(诸如弹簧针pogo-pin)施加测试模式(测试向量)。测试应用期间的任何错误由事件测试器检测并直接在事件测试器上诊断。由于FPGA能够被内嵌编程，因此错误原因可在设计网表中校正。如在上述提到的专利申请中所公开的，事件测试器能改变事件(测试模式)的时序、属性和接收率(事件标度event scaling)，因此能够在设计上执行大量测试。另外，事件测试器和FPGA的组合允许高速操作，因此在持续时间内飞快的软件应用成为可能，从而可实现大量验证。在检测出所有错误并改正设计之后，建立最终设计97，用于批量生产阶段98。
在本发明的实现过程中，FPGA板94安装在测试治具上，且连接至该测试治具的几个信号被用于控制这些FPGA。这些信号提供各种功能，FPGA内嵌编程也是通过这些信号而获得。这些信号的例子包括(1)32位控制总线和32位控制字。这些信号当前实现为测试控制器上的集电极开路(open collector)。这些信号也可实现为双向信号。
(2)64位模拟I/O信号。32位控制字和64位信号均具有普通接口(generic interface)并且每一单个位能被单独地控制。
(3)电源连接在本实现中，有16个DUT(待测装置)电源连接，+5V、+15V、-5V、-15V；每个DUT电源为8V、2A。这些电源具有并联连接和浮动终端(floating terminals)，用于较高电压范围的应用。
FPGA的内嵌编程可使用并行接口或串行接口来实现。使用串行接口，多个装置能以串级链的方式连接。用这种方法，仅使用两个控制信号来编程系统中的所有FPGA。另一种可能性是使用总线且并行配置多个FPGA。对并行的配置，每个装置需要其自己的时钟和数据。用两条总线，可得到总共96个控制位。因此，最多可并行编程48个FPGA(每个FPGA对应一个时钟、一条数据线)。
第三种可能性是一种并行和串级链连接的组合；这是最通用的方法，如图5所示。在图5的例子中，FPGA板94包括串行和并行连接的FPGA941至946。事件测试器92以并行方式向FPGA94提供用于内嵌编程(在FPGA中建立预期IC)的数据和时钟。所获得的IC包括接口95，该接口95将用于通过用于执行测试的测试治具，与事件测试器的插脚板(pin card)通信。
如上文中所述，本发明使用事件测试器和FPGA的内嵌编程，而非使用较慢的EDA模拟工具，对设计进行校验。因为不使用整个芯片级的模拟而且在FPGA上应用程序软件运行更快(与模拟相比)，因此能执行现有技术无法实现的大量校验。
图6显示本发明的另一实施例，其使用一仿真器板代替FPGA的内嵌编程。在这种情况下，事件测试器控制总线(如上所述32位控制字和64位模拟信号)被映射到仿真器接口总线(仿真器接口通常是32位或64位；因此，在通过控制总线可获得的96位之中，仅使用32位或64位)。仿真器商家诸如Ikos System已经公开了仿真接口，因此仿真系统能够连接到任何其他系统上。
因为仿真系统的接口可公开获得，因此通过使用仿真器板，能避免FPGA的内嵌编程，如图6所示。由于仅使用了一仿真器板(而不是整个仿真系统)，因此，尽管其成本稍高于FPGA实现，但远低于仿真系统。同样，由于设计被加载至仿真器板，并且在仿真器板上运行应用程序软件，同时在事件测试器上调试程序错误，因此校验的速度被限制到较低的通信总线的速度。
更具体地说，在图6中，仿真器板104通过仿真接口总线连接到事件测试器92上。该仿真器板104通过仿真器板接口101接收数据，诸如测试平台和应用程序软件。仿真器板104还通过加载步骤102加载设计数据。这样，仿真器板104对设计IC进行仿真。
通过在仿真器板上运行测试平台，在事件文件105中生成事件数据。事件测试器92使用事件文件105中的该事件数据，通过仿真器接口总线，在仿真器板104上测试设计并评估仿真器板104的响应输出。在检测出所有错误并校正设计后，建立用于批量生产阶段108的最终设计107。
图7A和7B示例说明本发明与图3的方法(并非现有技术)的并排比较。在图7A和7B中，均通过一IC设计阶段101，生成设计数据文件102和测试平台103。然后，在图7A的方法中，通过使用设计数据文件102和测试平台103执行逻辑模拟105。如在本领域内所公知的，由软件处理构成的逻辑模拟与预期IC的操作速度相比太慢。在图7A的方法中，基于该设计数据，建立可由事件测试器110测试的原型硅111。
逻辑模拟器105产生输入/输出信号数据，即，VCD(改值转储)文件107，通过抽取事件数据，由该VCD文件107产生事件数据文件108。事件测试器110产生测试向量并将该测试向量应用于硅原型111。这样，在硅调试和校验阶段112，在阶段106检测设计错误并改正，阶段106将反馈到设计阶段。
在如图7B所示的本发明中，测试系统115包括事件测试器120和FPGA124的组合。使用设计数据102来编程FPGA以便在其中配置预期IC。通过使用测试平台103，生成事件数据116，并且事件测试器120产生由事件数据116生成的测试向量。由于FPGA124以接近于实际IC的速度执行预期IC的功能，因此在本发明的测试方法中，通过应用程序软件能够执行飞快地测试。
如图7A和7B清楚表现的，新的方法从设计校验流程中去除了逻辑模拟器105。由于其较慢的速度，逻辑模拟是当今设计校验的瓶颈。消除模拟允许非常大量的校验而仍然使用少量时间。新的方法允许在事件测试器120上调试所有设计错误，而无需原型ASIC。与现有方法相比，该过程极具成本效益且速度更快。
如上文所述，本发明使用事件测试器和FPGA的内嵌编程，而不是使用较慢的EDA模拟工具，对设计进行校验。因为不使用整个芯片级的模拟而且在FPGA上应用程序软件运行更快(与模拟相比，因此能执行在当今技术中不可能实现的大量确认。
因为从设计校验流程中消除了较慢的模拟，因此在设计出样用于制造之前，能执行大范围设计校验，并且由于大范围设计校验成为可能，所以消除了在批量生产前对原型的需要。本发明中的校验方法非常有效，成本更低并且在根本上不同于在前描述的系统。
尽管在此仅具体地示例说明和描述了优选实施例，但是应该意识到鉴于上述讲授的内容，在未脱离本发明的精神和范围的附加权利要求书的权限内，本发明可具有许多改进和变型。
权利要求
1.一种对复杂集成电路(IC)的设计进行校验的方法，其中设计过程在电子设计自动化(EDA)环境下进行，该方法包括下述步骤将一现场可编程门阵列(FPGA)连接到一事件测试器；基于在EDA环境下产生的设计数据，通过所述事件测试器对所述FPGA进行内嵌编程，以在该FPGA中建立一等效于预期IC的IC；通过所述事件测试器，将从所述IC设计数据得到的测试向量应用于所述FPGA并评估所述FPGA的响应输出；检测所述响应输出中的错误并通过修改所述FPGA的内嵌编程来校正设计错误；以及重复所述错误检测和设计校正步骤，直到在所述事件测试器中获得无错误的设计数据为止。
2.如权利要求1所述的对复杂IC的设计进行校验的方法，进一步包括接收所述设计数据，并转换所述设计数据用于对所述FPGA进行内嵌编程的步骤。
3.如权利要求1所述的对复杂IC的设计进行校验的方法，所述通过事件测试器对所述FPGA进行内嵌编程的步骤，包括将编程数据经所述事件测试器的控制总线传送到所述FPGA的步骤。
4.如权利要求1所述的对复杂IC的设计进行校验的方法，所述应用测试向量的步骤包括通过所述事件测试器，在所述FPGA上运行在所述EDA环境下创建的一测试平台以及为预期IC准备的应用程序软件的步骤。
5.如权利要求1所述的对复杂IC的设计进行校验的方法，进一步包括通过在所述EDA环境下创建的一测试平台，抽取事件数据的步骤。
6.如权利要求5所述的对复杂IC的设计进行校验的方法，进一步包括将所抽取的事件数据安装在所述事件测试器中，并基于该抽取的事件数据生成测试向量，以通过所述事件测试器的测试治具，将所述测试向量应用于所述FPGA的步骤。
7.一种对复杂集成电路(IC)的设计进行校验的方法，其中设计过程在电子设计自动化(EDA)环境下进行，该方法包括下述步骤将一仿真器板连接到一事件测试器；将一预期IC的设计数据提供给所述仿真器板，以便所述仿真器板仿真所述预期IC的功能；通过所述事件测试器，将从所述IC设计数据得到的测试向量应用于所述仿真器板，并评估所述仿真器板的响应输出；检测所述响应输出中的错误，并通过修改提供给所述仿真器板的所述设计数据来校正设计错误；以及重复所述错误检测和设计校正步骤，直到在所述事件测试器中获得无错误的设计数据为止。
8.如权利要求7所述的对复杂IC的设计进行校验的方法，进一步包括接收所述设计数据，并转换所述设计数据用于所述仿真器板的步骤。
9.如权利要求7所述的对复杂IC的设计进行校验的方法，所述应用测试向量的步骤包括通过所述事件测试器，在所述仿真器板上运行在所述EDA环境下创建的一测试平台以及为预期IC准备的应用程序软件的步骤。
10.如权利要求7所述的对复杂IC的设计进行校验的方法，进一步包括通过在所述EDA环境下创建的一测试平台，产生事件数据的步骤。
11.如权利要求10所述的对复杂IC的设计进行校验的方法，进一步包括将所述事件数据安装在所述事件测试器中，并基于该事件数据生成测试向量，以通过所述事件测试器的测试治具，将所述测试向量应用于所述仿真器板的步骤。
12.一种用于对复杂集成电路(IC)的设计进行校验的设备，其中设计过程在电子设计自动化(EDA)环境下进行，该设备包括用于将一现场可编程门阵列(FPGA)连接到一事件测试器的装置；用于基于在EDA环境下产生的设计数据，通过所述事件测试器对所述FPGA进行内嵌编程，以在FPGA中建立一等效于预期IC的IC的装置；用于通过所述事件测试器，将从所述IC设计数据得到的测试向量应用于FPGA并评估所述FPGA的响应输出的装置；用于检测所述响应输出中的错误并通过修改所述FPGA的内嵌编程来校正设计错误的装置；以及用于重复所述错误检测和设计校正，直到在所述事件测试器中获得无错误的设计数据为止的装置。
13.如权利要求12所述的用于对复杂IC的设计进行校验的设备，其特征在于，所述测试向量应用装置通过所述事件测试器，将在所述EDA环境下创建的一测试平台以及为预期IC准备的应用程序软件应用于所述FPGA。
14.一种用于对复杂集成电路(IC)的设计进行校验的设备，其中设计过程在电子设计自动化(EDA)环境下进行，该设备包括用于将一仿真器板连接到一事件测试器的装置；用于将一预期IC的设计数据提供给所述仿真器板，以便所述仿真器板仿真所述预期IC的功能的装置；用于通过所述事件测试器，将从所述IC设计数据得到的测试向量应用于所述仿真器板，并评估所述仿真器板的响应输出的装置；用于检测所述响应输出中的错误，并通过修改提供给所述仿真器板的所述设计数据来校正设计错误的装置；用于重复所述错误检测和设计校正，直到在所述事件测试器中获得无错误的设计数据为止的装置。
15.如权利要求14所述的对复杂IC的设计进行校验的设备，其特征在于，所述测试向量应用装置通过所述事件测试器将在所述EDA环境下创建的一测试平台以及为预期IC准备的应用程序软件应用于所述仿真器板。
全文摘要
一种通过使用事件测试器和现场可编程门阵列(FPGA)或仿真器板的组合，用于对复杂IC的设计进行校验的方法和装置。该设计校验方法消除了在当今设计校验中成为瓶颈的逻辑模拟。因为从设计校验流程中消除了较慢的模拟，因此在设计出样用于制造之前能完成大范围设计校验，而且由于大范围设计校验变为可能，所以消除了批量生产前对原型的需要。
文档编号G01R31/3183GK1496527SQ0280663
公开日2004年5月12日 申请日期2002年3月13日 优先权日2001年3月14日
发明者罗基特·拉尤斯曼, 矢元裕明, 明, 罗基特 拉尤斯曼 申请人:株式会社鼎新