专利名称：：基于fpga的uwb雷达信号模拟器的制作方法
技术领域：
：本实用新型涉及一种基于FPGA(现场可编程门阵列)的UWB(超宽带)雷达信号模拟器，通过FPGA控制高速DAC(数模转换器)产生各种UWB模拟信号，可用于通信、雷达等信息传输与探测，属于信息
技术领域：
。(二)
背景技术：
：根据奈奎斯特采样定律，UWB信号可携带更多的信息，因而在通信、雷达等领域得到广泛的应用。UWB信号主要分为窄脉冲信号和宽脉冲调制UffB信号。前者脉冲宽度窄发射和接收较为困难。后者与传统调制信号形式相似，具有较高的平均功率，作用距离远，因而应用广泛。例如，美国的WIMIDEA通信系统采用500MHz带宽的宽脉冲调制UWB信号；美国最先进的GBR(地基雷达)同样采用宽脉冲调制信号UWB信号，其带宽为lGHz。模拟和数字的方法均可产生模拟信号。传统的模拟信号产生方法利用VCO(压控振荡器)等模拟器件完成信号产生。数字产生方法利用DAC将数字序列转换为模拟信号，从而完成模拟信号的生成。与模拟信号产生方法比较而言，数字产生方法具有信号幅度、相位易于控制等优点，因而得到广泛应用。数字产生波形的方式主要有直接数字频率合成法(DDFS)和直接数字波形合成法(DDWS)两种。DDFS通过相位累加、幅度查表计算每个采样时刻波形的数值，然后经过DAC转换成模拟信号。DDFS的工作实质是以参考时钟频率对相位进行可控间隔计算，完成采样值的模拟重构。DDWS根据信号形式预先计算各点采样值，按顺序存放于高速存储器中，产生信号时通过采样时钟产生的地址，依次读出各点的采样值，通过DAC转换成模拟信号。DDWS以参考时钟频率产生波形存储地址，直接读取波形数据完成采样值的模拟重构。从具体实现所需的器件来看，两者都需要高速器件产生UWB信号。DDFS—般使用专门用于产生LFM信号的DDS器件，产生信号的形式单一，产生信号的频率也无法随意变化，对器件的依赖性也更强。相比而言，DDWS法可产生任何频率、任何形式的波形，实现对信号参数的控制及对波形数据的随意修改，方便进行预失真补偿。脉冲串形式的PD(脉冲多普勒)雷达，可同时得到目标的距离、速度和角度信息，因此大部分雷达采用PD工作模式。而PD雷达信号多种多样，包括相参脉冲串、非相参脉冲串；脉冲内调制单频信号、脉冲内调制LFM(线性调频)信号、脉冲内调制相位编码信号；脉冲重复周期滑动、脉冲重复周期抖动、脉冲宽度滑动、脉冲宽度抖动等。高精度的雷达系统需要产生的雷达信号具有高精度的频率、相位、幅度稳定性，同时需要信号变换时的快速灵活性。
实用新型内容本实用新型的目的在于提供一种基于FPGA的UWB雷达信号模拟器，以解决UWB雷达信号产生需要解决信号参数稳定性，及波形快速切换等问题。3[0010]本实用新型提出一种基于FPGA的UWB雷达信号模拟器，主要包括PC104(PCI)接口模块、RAM模块、FPGA模块和高速DAC模块等部分组成。PC104(PCI)接口模块本实用新型提供一个PC104(PCI)的主机接口，完成与PC104形式的主机通过PCI协议完成数据传输。PC104接口模块采用PCI9054芯片，PCI9054是一个32位33M总线主控I/O加速器，完全支持PCI2.2规范，最高可达132MB/s的突发传输速度。PCI9054采用了PLX公司先进的数据流水线架构(Datapipearchitecture)，支持三种操作模式，M模式，C模式，J模式，其中J模式是本地总线的数据线与地址线复用模式，也是本文设计中所采用的模式。RAM模块本实用新型采用6片32位宽的ZBT-SRAM作为数据缓存，实现100%的总线利用率，最高工作频率为200MHz。每3个存储器一组，由两个独立的控制器控制，两组既可乒乓工作，也可同时工作。每个控制器的最高数据带宽为12W600Mbps，可满足当前大多数采样率DAC的数据率要求。FPGA模块本实用新型的FPGA采用Xi1inx公司推出的Virtex-4系列产品XC4VLX40。该FPGA内部具有丰富的资源，包括8个数字时钟管理器(DCM)、288Kbits的分布RAM、64X16kByte的BlockRAM、64个XtremeDSP单元、640个可配置I/O引脚。FPGA是本实用新型的数字中心，完成几乎所有的控制逻辑，包括PCI接口控制模块、RAM控制模块、高速DAC控制模块、雷达波形控制模块等。高速DAC模块DAC是本实用新型最为关键的模拟器件，其性能直接决定着模拟信号的质量。而D/A芯片的选择需要严格考虑转换速率、量化比特数、功耗等因素的影响。目前转换速率达到1.2Gpbs的D/A芯片有ATMEL公司提供的TS86101G2B和ADI公司提供的AD9736，综合考虑了上述因素本实用新型采用了ADI公司的AD9736。AD9736的转换速率为1.2Gsps、位宽14bits，数据输入电平采用低电压差分信号电平——LVDS，既提供了足够高的资料变换速率，又降低了系统的功耗。上述各模块之间通过FPGA模块内部的控制模块实现彼此间的连接，其中PCI接口控制模块完成FPGA模块与PCI接口模块的对接，控制上位机产生的数据由PCI接口模块传输到FPGA模块内部；RAM控制模块完成FPGA模块与RAM模块的对接，实现了数据在FPGA与ZBT-SRAM之间的传输；高速DAC控制模块完成FPGA模块与高速DAC模块的对接，控制高速DAC模块产生各种雷达波形。本实用新型提出的基于FPGA的UWB雷达信号模拟器，其优点和功效主要在于本实用新型采用了FPGA的系统结构和数字产生方法，由PC104(PCI)上位机完成各种波形编辑和数据生成任务，利用FPGA控制高速DAC完成UWB模拟信号产生。能够发挥PC104主机与PC机操作系统兼容，算法软件编写容易的优点；同时发挥FPGA产生快速逻辑和DAC高速数据生成的优点。既保障了系统的灵活性，又满足实际应用中对实时性的要求。本实用新型具有系统软件开发成本低、周期短、便于维护和功能升级等特点。此外，FPGA方便开发人员进行性能调试。图1是数字式信号产生方法示意图。图2是数字式信号产生方法结构框图。[0020]图3是PD雷达典型信号产生方法示意图。图4是脉冲参数变化PD雷达信号产生方法示意图。图5是脉冲周期参差信号产生方法示意图。图6是基于FPGA的UWB雷达信号模拟器结构图。图7是FPGA内部功能结构图。图8是ZBT-SRAM控制器结构图。图9是输入数据格式转换图。具体实施方式以下结合附图，对本实用新型的具体技术方案做进一步的说明。本实用新型产生模拟信号的方法采用存储器直读法(DDWS)，信号产生方法如图1所示。首先用户设计需要产生的信号波形，根据采样定律对信号波形进行采样。接着将采样后的数字信号保存在存储器中。最后产生模拟信号时，按照采样时钟产生的存储器的地址，依次读出各采样点的数值，通过DAC转换成模拟信号。本实用新型设计的信号模拟器产生方法结构如图2所示，能够同时产生两路正交(1、Q)模拟信号，从而可产生更高带宽的模拟信号。预先计算I、Q两路正交信号各采样点的数值，并按顺序存放于高速存储器中。需要产生模拟信号时，由FPGA按照采样时钟产生的存储器的地址，依次读出各采样点的数值，通过DAC转换成I、Q两路正交信号。而PD雷达信号是以脉冲形式重复出现的如图3所示，标准PD雷达的信号形式由如下参数决定脉冲重复周期PRT、脉冲宽度t、脉冲内信号形式。实际应用中的PRT、脉内信号频率常常会变换，这就是脉冲重复周期参差、脉冲重复周期捷变、脉内载频频率线性变化、脉内载频频率捷变等形式的PD信号。标准PD雷达的产生方式如图3所示，当三个参数PRT、t和f为常数时，就可确定信号形式；产生标准PD信号时利用计数器分别控制脉冲重复周期和宽度，当时间到达脉冲内信号时，打开DAC将存储器中的信号输出产生脉冲内信号。为了提高雷达信号的抗干扰能力和满足解模糊等处理要求，PD雷达在实际应用中都会采用多种复杂的信号形式，其产生方式如图4所示，除了PRT、t和f外，增加了两个参数S和A。同样由计数器控制PD信号的脉冲重复周期和宽度，只是每个脉冲重复周期和宽度均可变化，其变化规律由S和A分别控制。当S=0、A为常数时，产生是脉冲重复周期滑动的PD雷达信号；当S=0、A为随机数时，产生是脉冲重复周期抖动的PD雷达信号；当A=0、S为常数时，产生是脉冲宽度滑动的PD雷达信号；当A=0、S为随机数时，产生是脉冲宽度抖动的PD雷达信号；此外，PD雷达信号的脉冲重复周期和脉内载频同时变化，从而形成更为复杂的信号模式。利用图5所示方法采用多组PRT参数控制，可完成脉冲重复周期参差波形。本实用新型提出的完成上述UWB雷达信号产生方法的系统结构如图6所示。系统包括PC104(PCI)接口模块、SRAM模块、FPGA模块和高速DAC模块等部分。用户通过PC104上位机上的软件完成雷达波形编辑、信号采样点数值生成，通过驱动程序，将信号数值经PC104(PCI)接口传送到FPGA控制的RAM模块中；最后由FPGA模块控制高速DAC模块产生各种雷达波形。其中FPGA模块是本实用新型的核心控制器，完成本实用新型的PC104(PCI)5接口控制、SRAM模块控制、DAC控制、雷达波形控制等功能。高速DAC模块是本实用新型的核心模拟器件，其性能直接决定了模拟信号的质量。SRAM模块在本实用新型中用来存放波形数据。PC104(PCI)接口模块是本实用新型和上位机通信的接口。本实用新型提供一个PC104(PCI)的主机接口，与PC104主机通过PCI协议完成数据传输。PCI接口芯片采用PCI9054，PCI9054是一个32位33M总线主控I/O加速器，完全支持PCI2.2规范，最高可达132MB/s的突发传输速度。PCI9054采用了PLX公司先进的数据流水线架构(Datapipearchitecture)，支持三种操作模式，M模式，C模式，J模式，其中J模式是本地总线的数据线与地址线复用模式，也是本实用新型中所采用的模式。[0036]本实用新型采用6个32位宽的ZBT-SRAM作为数据缓存，每3个一组构成独特的存储群结构，分别由两个独立的控制器控制。SRAM的访问速度可达到200MHz，因此每个控制器的最高数据带宽为16*1200Mbps，可满足1.2GHz数据转换率16bits宽度DAC的数据存储需要。本实用新型的DAC采用ADI的AD9736。作为一个UWB雷达信号模拟器，D/A转换芯片的性能直接决定了模拟信号的质量，而D/A芯片的选择需要严格考虑转换速率、量化比特数、功耗等因素的影响。目前转换速率达到1.2Gpbs的D/A芯片有ATMEL公司提供的TS86101G2B和ADI公司提供的AD9736，综合考虑了上述因素本实用新型采用了ADI公司的AD9736。AD9736的转换速率为1.2Gsps、位宽14bits，数据输入电平采用低电压差分信号电平——LVDS，既提供了足够高的资料变换速率，又降低了系统的功耗。本实用新型的FPGA采用Xilinx公司推出的Virtex-4系列产品XC4VLX40。该FPGA内部具有丰富的资源，包括8个数字时钟管理器(DCM)、288Kbits的分布RAM、64X16kByte的BlockRAM、64个XtremeDSP单元、640个可配置I/0引脚。FPGA是本实用新型的控制核心，完成几乎所有的控制逻辑，包括PCI接口模块控制、SRAM模块控制、高速DAC模块控制、雷达波形控制等。FPGA内部功能结构如图7所示。内部各功能模块通过总线连接，各功能模块并行工作。PCI接口提供与PC104上位机之间的数据通道，上位机通过该接口，可访问FPGA内部各功能模块，通过寄存器控制各模块的工作方式。信号模拟器的技术指标包括带宽、稳定性、信号种类等，信号带宽是模拟器的重要技术指标。本实用新型利用两路高性能DAC芯片，产生两路带宽为600MHz的模拟信号。外部经IQ正交调制可合成一路带宽为1.2GHz的模拟信号。数字方法还有一个重要的技术指标模拟信号的时间长度。时间长度T由存储器深度M和采样率fs决定，T=M/fs。本实用新型中的M=6M，fs=1.2GSPST=6M/1.2G=500iiS，即能够产生500iiS长的数据。本实用新型可产生脉冲宽度小于500yS带宽lGHz的PD雷达信号。本实用新型中1.2GSPS高性能DAC的控制、数据存储、传输方法直接决定着本实用新型的性能指标，其数据通路及控制方法如图8所示。包括PCI、SRAM、DAC三个数据接口，三者的数据宽度、数据传输速率不尽相同。本实用新型利用两个输入输出宽度不同的FIFO完成三者之间的数据传输。PCI与SRAM之间的FIFO(称为写数据FIFO)输入32bits输出96bits，分别对应于PCI32bits、3个SRAM共96bits，PCI输入数据的时钟为33MHz，输出到SRAM数据的时钟为200MHz。SRAM与DAC之间的FIFO(称为读数据FIFO)输入96bits输出614bits，分别对应于3个SRAM共96bits、DAC14bits，SRAM输入数据的时钟为200MHz，输出到DAC数据的时钟为1.2GHz。写数据FIFO输入数据率为33MHz*32bits=132MBPS，输出的数据率为200MHz*96bits=2.4GBPS，输入数据率小于输出数据率，输入输出数据率之比为5.5%。本实用新型产生PD雷达信号，需要传输的为脉内信号，对于占空比小于5.5%的PD雷达可经PC104(PCI)实时传输。事实上，PD雷达信号的脉内信号一般是固定不变的，因此可在系统初始化时由PC104经PCI总线进行装订。装订时还要传输PD信号的其他参数，如PRT、t等。由此可见，写数据FIFO是在系统初始化时使用，因此输入数据慢于输出数据会增加系统初始化时间，并不会影响系统使用时的性能指标。与写数据FIFO不同，读数据FIFO是连接SRAM和DAC之间的数据通道，该FIFO的输入输出数据率必须严格匹配，以满足DAC数据输出的要求。读数据FIFO输入数据率为200MHz*96bits=2.4GBPS，输出的数据率为1.2GHz*14bits=2.1GBPS，输入数据率大于输出数据率，满足DAC高速输出的要求。PCI总线上传输的32bits的数据中只有28bits有用，每14bits作为DAC的数据输入。系统工作过程中数据的格式转换如图9所示。PCI总线上传输的数据按顺序记为DO，Dl，D2......，其中每3承32bits数据构成一组，FPGA把每组数据分别存储到ZBT-SRAMO，ZBT-SRAM1，ZBT-SRAM2中，即ZBT-SRAMO中存储DO，D3......，ZBT-SRAM1中存储Dl，D4......，ZBT-SRAM2中存储D2，D5……，之后每三个数据一组传输到读数据FIFO，数据在读数据FIFO中按照DO_H，DO_L，D1_H，Dl—L......存储，其中DO—H对应DO的高16bits(14bits为有效数据)，DO—L对应DO的低16bits(14bits为有效数据)，最后读数据FIFO里的数据按顺序通过AD9736转化为模拟信号。系统初始化时，用户生成的脉内波形数据通过32bits的PCI总线接口，传输到SRAM控制模块的输入FIFO中；SRAM的控制模块将输入FIFO中的数据分别送到3个32bits的SRAM中；当模拟信号产生到脉内信号时，SRAM控制模块以200MHz的速度读取3个SRAM共3承32bits的数据，并将数据通过控制模块中的DAC输出FIFO传输给DAC;FPGA以1.2GHz的速度将14bits宽的数据输入到DAC;DAC芯片输出后经过重构滤波器等转换为模拟信号。[0047]图11为本实用新型输出正弦信号和线性调频信号的频谱。[0048]本实用新型的性能指标如表1所示。[0049]<table>tableseeoriginaldocumentpage7</column></row><table>由于本实用新型采用超大规模FPGA作为主要控制芯片，PC104作为上位机，因此系统具有较强的可编程性和扩展性。利用FPGA强大的信号处理能力，可以在FPGA中编写实时信号产生逻辑，从而克服存储器容量和PCI传输速度的限制。经过用户编程可以完成任意波形的产生。权利要求一种基于FPGA的UWB雷达信号模拟器，其特征在于该信号模拟器主要包括PC104接口模块、RAM模块、FPGA模块和高速DAC模块；上述各模块之间通过FPGA模块内部的控制模块实现彼此间的连接，其中PC104接口控制模块分别与FPGA模块与PC104接口模块对接；RAM控制模块分别与FPGA模块与RAM模块对接；高速DAC控制模块分别与FPGA模块与高速DAC模块对接。2.根据权利要求1所述的基于FPGA的UWB雷达信号模拟器，其特征在于所述的PC104接口模块采用PCI9054芯片。3.根据权利要求1所述的基于FPGA的UWB雷达信号模拟器，其特征在于所述的RAM模块采用6片32位宽的ZBT-SRAM作为数据缓存。4.根据权利要求1所述的基于FPGA的UWB雷达信号模拟器，其特征在于所述的FPGA模块采用Xilinx公司推出的Virtex-4系列产品XC4VLX40;包括8个数字时钟管理器、288Kbits的分布RAM、64X16kByte的BlockRAM、64个XtremeDSP单元、640个可配置I/O5.根据权利要求1所述的基于FPGA的UWB雷达信号模拟器，其特征在于所述的高速DAC模块选择ADI公司的AD9736;AD9736的转换速率为1.2Gsps、位宽14bits，数据输入电平采用低电压差分信号电平——LVDS。6.根据权利要求3所述的基于FPGA的UWB雷达信号模拟器，其特征在于所述的RAM模块中的6片32位宽的ZBT-SRAM作为数据缓存，每3个存储器一组，由两个独立的控制器控制。专利摘要本实用新型一种基于FPGA的UWB雷达信号模拟器，包括PC104接口模块、RAM模块、FPGA模块和高速DAC模块；PC104接口模块完成与PC104形式的主机通过PCI协议完成数据传输；RAM模块采用6片32位宽的ZBT-SRAM作为数据缓存；FPGA模块采用Xilinx公司推出的Virtex-4系列产品XC4VLX40，包括PCI接口控制模块、RAM控制模块、高速DAC控制模块、雷达波形控制模块；高速DAC模块选择ADI公司的AD9736；上述各模块之间通过FPGA模块内部的控制模块实现彼此间的连接，PC104接口控制模块完成FPGA模块与PC104接口模块的对接，控制上位机产生的数据由PC104接口模块传输到FPGA模块内部；RAM控制模块完成FPGA模块与RAM模块的对接，实现了数据在FPGA与ZBT-SRAM之间的传输；高速DAC控制模块完成FPGA模块与高速DAC模块的对接，控制高速DAC模块产生各种雷达波形。文档编号G01S7/282GK201497807SQ20092010785公开日2010年6月2日申请日期2009年5月7日优先权日2009年5月7日发明者于鹏飞,张文昊,张玉玺,李伟,王俊,田继华申请人:北京航空航天大学