专利名称：时钟频率检测器的制作方法
技术领域：
本发明涉及数字电路领域，尤其涉及ー种时钟频率检测器。
背景技术：
时钟频率检测器是广泛应用于高安全ASIC设计的电路模块。该模块实时检测时钟信号频率是否符合芯片工作的正常范围，如检测到时钟低频低于工作频率或高频高于エ作频率则产生报警，达到及时保护芯片的目的。目前时钟频率检测器设计主要由模拟电路实现，如图I所示，包括參考时钟源、鉴频电路及输出电路三部分。參考时钟源为一定频率的方波发生器，鉴频电路完成输入时钟频率与參考时钟频率的比较，由比较高低分别输出零电平或脉冲波，令该信号通过输出传输门，可得相应高低电平。 现有时钟频率检测器由模拟电路实现，所占芯片面积较大，不利于低成本芯片应用。此外模拟频率检测器的检测精度不仅与參考时钟源设计相关，还依赖于鉴频电路的设计，相对受エ艺影响较大，模块不方便移植。

发明内容
本发明提供了ー种时钟频率检测器，解决了模拟电路成本高、不易于移植的问题。ー种时钟频率检测器，包括用于二分频的分频器，该分频器以待检测时钟为输入，该分频器的输出连接至将所述待检测时钟采样至參考时钟域的采样器；所述将所述待检测时钟采样至參考时钟域的采样器的输出连接至对參考时钟域的待检测时钟进计数的待检测时钟计数器；所述待检测时钟计数器具有两路输入，一路输入为參考时钟，另一路输入连接至所述采样器的输出，所述待检测时钟计数器的输出和根据參考时钟计数周期计时的參考时钟计时器的输出分别连接至在所述待检测时钟计数器的输出高于时钟计数上限时发出高频告警、在所述待检测时钟计数器的输出低于时钟计数下限时发出低频告警的比较器的两路输入；所述參考时钟计时器的输入为一路參考时钟信号，在根据參考时钟计数周期计时到时后输出触发信号至所述比较器。优选的，所述比较器包含存储有所述时钟计数上限和所述时钟计数下限的存储单元、在产生高频告警时输出高电平的高频检测器和在产生低频告警时输出高电平的低频检测器。3、根据权利要求I所述的时钟频率检测器，其特征在于，待检测时钟计数器具体为在所述參考时钟计时器到时后复位的待检测时钟计数器。优选的，所述待检测时钟的工作范围为500KHZ至8MHz。优选的，所述參考时钟的频率为32MHz，模块反应时间为30us。
优选的，该时钟频率检测器还包括在接收到高电平输入时即产生异常处理中断(interrupt)信号的异常处理信号发生器，该异常处理信号发生器的两路输入分别连接于所述高频检测器的输出和所述低频检测器的输出。本发明提供了ー种时钟频率检测器，用于二分频的分频器以待检测时钟为输入，该分频器的输出连接至将所述待检测时钟采样至參考时钟域的采样器，所述将所述待检测时钟采样至參考时钟域的采样器的输出连接至对參考时钟域的待检测时钟进计数的待检测时钟计数器，所述待检测时钟计数器具有两路输入，一路输入为參考时钟，另一路输入连接至所述采样器的输出，所述待检测时钟计数器的输出和根据參考时钟计数周期计时的參考时钟计时器的输出分别连接至在所述待检测时钟计数器的输出高于时钟计数上限时发出高频告警、在所述待检测时钟计数器的输出低于时钟计数下限时发出低频告警的比较器的两路输入，所述參考时钟计时器的输入为一路參考时钟信号，在根据參考时钟计数周期计时到时后输出触发信号至所述比较器。实现了基于数字电路的时钟频率检测器，通过代码即可实现，解决了模拟电路成本高、不易于移植的问题。


图I为现有技术中模拟电路时钟频率检测器的结构示意图；图2为本发明的实施例提供的一种时钟频率检测器整体框图；图3为本发明的实施例提供的ー种时钟频率检测器的结构示意图；图4为本发明的实施例提供的又一种时钟频率检测器的结构示意图。
具体实施例方式现有时钟频率检测器由模拟电路实现，所占芯片面积较大，不利于低成本芯片应用。此外模拟频率检测器的检测精度不仅与參考时钟源设计相关，还依赖于鉴频电路的设计，相对受エ艺影响较大，模块不方便移植。为了解决上述问题，本发明的实施例提供了一种基于数字电路的时钟频率检测器。本发明的实施例通过数字逻辑实现输入时钟与參考时钟的频率比较，采用计数器代替模拟鉴频电路，将计数结果进行比较输出，芯片实现的逻辑规模较小，降低了硬件实现代价。同时数字频率检测器的检测精度只取决于输入參考时钟的频率，相对精度比模拟检测器高。数字逻辑可直接进行RTL代码调用，不受エ艺影响，方便移植。下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意組合。首先结合附图，对本发明的实施例一进行说明。本发明实施例提供了一种基于数字电路的片上时钟频率检测器，整体框图如图2所示，F_detector即为本发明实施例所提供的时钟频率检测器。其中，clk_ref为输入參考时钟源,clk_in为输入待检测时钟,rst为复位信号，复位时设置检测输出无异常；out_l、out_h分别为时钟低频、高频的检测输出信号，本发明实施例中定义在发生异常时输出高电平。该时钟频率检测器的结构如图3所示，包括用于二分频的分频器301，该分频器301以待检测时钟为输入，该分频器301的输出连接至将所述待检测时钟采样至參考时钟域的采样器302 ；所述将所述待检测时钟采样至參考时钟域的采样器302的输出连接至对參考时钟域的待检测时钟进计数的待检测时钟计数器303 ；所述待检测时钟计数器303具有两路输入，一路输入为參考时钟，另一路输入连接至所述采样器302的输出，所述待检测时钟计数器303的输出和根据參考时钟计数周期计时的參考时钟计时器304的输出分别连接至在所述待检测时钟计数器303的输出高于时钟计数上限时发出高频告警、在所述待检测时钟计数器303的输出低于时钟计数下限时发出低频告警的比较器305的两路输入； 所述參考时钟计时器304的输入为一路參考时钟信号，在根据參考时钟计数周期计时到时后输出触发信号至所述比较器305。优选的，所述比较器305包含存储有所述时钟计数上限和所述时钟计数下限的存储单元、在产生高频告警时输出高电平的高频检测器和在产生低频告警时输出高电平的低频检测器。优选的，待检测时钟计数器303具体为在所述參考时钟计时器304到时后复位的待检测时钟计数器303。优选的，所述待检测时钟的工作范围为500KHZ至8MHz。优选的，所述參考时钟的频率为32MHz，模块反应时间为30us。优选的，该时钟频率检测器如图4所示，还包括在接收到高电平输入时即产生异常处理中断(interrupt)信号的异常处理信号发生器306，该异常处理信号发生器306的两路输入分别连接于所述高频检测器的输出和所述低频检测器的输出。下面结合图3及图4所示的时钟频率检测器，对时间检测的流程进行说明。具体流程如下I、分频器301将待检测时钟二分频为数据信号，设为clk_in_d，采样器302将分频器输出的数据信号待检测时钟采样到參考时钟域，设为clk_in_syn2。參考时钟计时器clk_ref计数，定义为cnt_ref ;用參考时钟采样数据clk_in_syn2的翻转情況，定义待检测时钟计数器303，记为cnt_in。避免了两个异步时钟域计数器做比较，保证逻辑代码规模小及功能稳定。将待检测时钟分频做为数据信号，同步到參考时钟域，避免两路时钟计数器直接比较，异步逻辑导致输出不稳定或须增加使用fifo，致使电路规模増大。2、设定时钟频率检测器的反应时间，即參考时钟计时器的计数周期，定义为ref_cnt_full。如希望检测器反应时间快，此值设置则小，反之则大。3、在參考时钟计数周期ref_cnt_full内，如待检测时钟计数器303cnt_in计数低于CL(时钟计数下限)时，低频检测器产生低频告警，oul_l输出高电平；在待检测时钟计数器303计数高于CH(时钟计数上限)时，产生高频报警，out_h输出逻辑高电平。此处CL、CH值根据參考时钟和设定的低频、高频检测阈值的对应关系计算得到。对应计算方法为cnt_in < CL 输出 out_l = I ；cnt_in > CH 输出 out_h = I。4、一个參考时钟计数周期结束后将待检测时钟计数器303复位。如，将待检测时钟工作范围定义为500KHZ 8MHz，參考时钟为固定频率32MHz，模块反应时间设定为30us。此工作范围的选择依据为考虑实际电路工作需要,而參考时钟、反应时间设定不受该值影响。当输入时钟频率低于CL = 500KHZ时，检测器out_l输出高电平，系统产生异常处理 interrupt 1苜号。当输入时钟频率高于CH = 8MHz时，检测器out_h输出高电平，系统产生异常处理interrupt 信号。本发明实施例提供的基于数字电路的时钟频率检测器与模拟频率检测器相比模块规模如表I所示。表I基于数字电路的时钟频率检测器与模拟检测器的模块规模
权利要求
1.ー种时钟频率检测器，其特征在于，包括 用于二分频的分频器，该分频器以待检测时钟为输入，该分频器的输出连接至将所述待检测时钟采样至參考时钟域的采样器； 所述将所述待检测时钟采样至參考时钟域的采样器的输出连接至对參考时钟域的待检测时钟进计数的待检测时钟计数器； 所述待检测时钟计数器具有两路输入，一路输入为參考时钟，另一路输入连接至所述采样器的输出，所述待检测时钟计数器的输出和根据參考时钟计数周期计时的參考时钟计时器的输出分别连接至在所述待检测时钟计数器的输出高于时钟计数上限时发出高频告警、在所述待检测时钟计数器的输出低于时钟计数下限时发出低频告警的比较器的两路输入; 所述參考时钟计时器的输入为一路參考时钟信号，在根据參考时钟计数周期计时到时后输出触发信号至所述比较器。
2.根据权利要求I所述的时钟频率检测器，其特征在于，所述比较器包含存储有所述时钟计数上限和所述时钟计数下限的存储单元、在产生高频告警时输出高电平的高频检测器和在产生低频告警时输出高电平的低频检测器。
3.根据权利要求I所述的时钟频率检测器，其特征在于，待检测时钟计数器具体为在所述參考时钟计时器到时后复位的待检测时钟计数器。
4.根据权利要求I所述的时钟频率检测器，其特征在于，所述待检测时钟的工作范围为 500KHz 至 8MHz。
5.根据权利要求I或4所述的时钟频率检测器，其特征在于，所述參考时钟的频率为32MHz，模块反应时间为30us。
6.根据权利要求2所述的时钟频率检测器，其特征在干，该时钟频率检测器还包括在接收到高电平输入时即产生异常处理中断(interrupt)信号的异常处理信号发生器，该异常处理信号发生器的两路输入分别连接于所述高频检测器的输出和所述低频检测器的输出。
全文摘要
本发明提供了一种时钟频率检测器。涉及数字电路领域；解决了模拟电路成本高、不易于移植的问题。该时钟频率检测器包括用于二分频的分频器，该分频器以待检测时钟为输入，该分频器的输出连接至将所述待检测时钟采样至参考时钟域的采样器；所述将所述待检测时钟采样至参考时钟域的采样器的输出连接至对参考时钟域的待检测时钟进计数的待检测时钟计数器。本发明提供的技术方案适用于ASIC电路，实现了低成本易于移植的数字电路时钟频率检测器。
文档编号G01R23/15GK102692563SQ201210156889
公开日2012年9月26日 申请日期2012年5月18日 优先权日2012年5月18日
发明者孙东昱, 赵红敏, 龚宗跃 申请人:大唐微电子技术有限公司