专利名称：包括电源可控区域的半导体集成电路的制作方法
技术领域：
本发明涉及一种包括电源可控区域的半导体集成电路。更具体地，本发明涉及一种包括其电源供给能够被控制为接通/断开的区域的其中包括测试电路的半导体集成电 路及设计该半导体集成电路的方法。
背景技术：
近年来，对电子设备的低功耗的要求日益强烈，因此正在发展使用具有电源供给 控制功能的半导体集成电路。图14是示出了包括电源可控区域的半导体集成电路的布；在半导体集成电路10中，布线有用作PAD供给电源的电源供给VDD和用作PAD供 给GND的接地电源供给GND。然后，半导体集成电路10包括其电源供给通常接通的常通区域和其电源供给可 由电源供给控制控制为接通/断开的电源可控区域12。电源供给VSD被布线到电源可控区域12中作为电源供给，并且该电源可控区域12 由于来自电源供给VSD的电源供给而操作。电源控制开关13A和13B被设置在电源供给VDD与电源供给VSD之间，并且根据 从电源可控区域12外部输入的电源控制信号CTL来控制电源控制开关13A和13B的接通 /断开操作。图15是电源供给控制的电路图。在电源供给VDD与电源供给VSD之间设置多个半导体开关14 (在该示例中为PMOS 晶体管)，并且将控制信号线16布线为电源控制信号CTL被提供到每个半导体开关14的栅 极。此外，在各半导体开关14之间插入时序调整缓冲器15。在上述构造中，根据电源控制信号CTL控制电源控制开关13A和13B的接通/断 开操作，从而控制电源供给VSD的电压。结果，响应于电源可控区域12中的逻辑电路18的 工作电平将适当的电压施加到电源供给VSD，并且当电源可控区域12非工作时停止对电源 供给VSD的电源供给。结果，防止了从电源供给VDD到接地电源供给GND的泄漏电流，并且能够实现较低 的功耗。JP 2006-170663A中公开了具有电源控制功能和电源切断功能的大规模集成电路 (LSI)。传统的电源可控区域的面积小，因而组成电源控制开关的半导体开关的数目也会 极其小(例如，1或2)。相反，近年来，因为电源可控区域变大并且其操作变得复杂，所以电源控制开关的 构造需要大量半导体开关。然而，组成电源控制开关的半导体开关的数目增加导致下列问题。
例如，如图16中所示，当控制信号线16在途中被断开时，断开部分处的控制信号 线的电势变得不固定。可能出现半导体开关14由于不固定的电势而被固定到常断状态的 缺陷。在此情况下，正常工作的半导体开关14只是设置在图16中的左侧的开关，而没有 施加电源供给VSD所需的电压。于是，当电源可控区域12工作时，出现IR降而使电源供给VSD的电势下降。 在此情况下，因为常断开关存在，所以与其中各开关正常工作的情况相比较，电源 供给线VDD与VSD之间的电压降(IR降)的程度变大。由于该原因，施加到逻辑电路18的 电压的值会不会是充足的值。这引致逻辑电路18故障且逻辑电路18在规定工作频率下不 工作的问题。或者，如图17中所示，当控制信号线16在途中被断开且断开部分处的控制信号线 的电势变得不固定时，可能出现半导体开关14被固定到常通状态的缺陷。在此情况下，即使当电源可控区域12的逻辑电路18停止其操作时将预定数目或 所有电源控制开关13A和13B断开以抑制泄漏电流，也会允许电流从坏了的常通开关流过。 结果，未能达到引入电源控制开关13A和13B的最初目的。此外，随着组成电源控制开关13A和13B的半导体开关14的数目变大，由断开而 导致常通的开关数或由断开而导致常断的开关数变大。结果，IR降的程度和泄漏电流量增 大得更多。至今为止，即使在用于控制电源控制开关13A和13B的控制信号线中发生故障，也 极难指出其原因。例如，在图16的情况下，当由于IR下降导致发生电源可控区域12的故障或工作 频率的变慢时，检测到错误。然而，难以具体识别其原因是控制信号线16被断开、电源控制信号CTL其本身的 逻辑出错还是电源可控区域12的晶体管14有缺陷。此外，在图17的情况下，检测到泄漏电流的存在，但难以具体识别该泄漏电流是 由于控制信号线16的断开导致产生于电源可控区域12中还是产生于常通区域11中。据此，传统的技术存在要被解决的问题，S卩，不能指出由于控制信号线16的断开 而导致发生的电路的故障、泄漏电流的增加等。

发明内容
根据本发明的半导体集成电路包括第一电源供给线，该第一电源供给线被配置 为供给给定电压；第二电源供给线，该第二电源供给线被与第一电源供给线分开设置；开 关，该开关被连接在第一电源供给线与第二电源供给线之间，以根据输入的控制信号控制 是否将给定电压从第一电源供给线供给到第二电源供给线；第一逻辑电路，该第一逻辑电 路被连接到第二电源供给线，以基于第二电源供给线中产生的电压进行操作；控制信号线， 该控制信号线被连接到开关，以将控制信号供给到开关；和端子，该端子被连接到控制信号 线，以将通过控制信号线传播的控制信号输出到外部。利用上述构造，能从外部观察电源控制信号的值。结果，能够指出由于控制信号线 与开关的断开而引起的逻辑电路的故障或泄漏电流的增加或由于其他因素而引起的那些问题。


从下面结合附图对某些优选实施例的说明，本发明的以上及其他目的、优点和特 征将更加明显，在这些附图中图1是根据本发明的第一实施例的包括电源可控区域的半导体集成电路的布图 图； 图2是示出第一实施例的修改示例1的图；图3是示出第一实施例的修改示例2的图；图4是示出第一实施例的修改示例3的图；图5是示出本发明的第二实施例的图；图6是示出观察触发器(FF)的图；图7是示出本发明的第三实施例中对电源控制开关进行测试的状态的图；图8是示出第三实施例中对除电源控制开关以外的电路进行逻辑测试的状态的 图；图9是示出传统的设计方法的过程的图；图10是示出电源层级的图；图11是示出传统的设计方法的过程的图示；图12是示出本发明的第四实施例中用于插入电源控制开关的扫描测试的设计过 程的图；图13是示出第四实施例中增加输出节点并插入开关观察FF的状态的图；图14是现有技术中包括电源可控区域的半导体集成电路的布；图15是示出电源控制开关的构造的图；图16是示出电源控制开关的缺陷的一个示例的图；图17是示出电源控制开关的缺陷的另一示例的图。
具体实施例方式现在，这里将参照示出的实施例来说明本发明。本领域的技术人员将认识到，利 用本发明的教导可实现许多替代实施例，并且本发明不限于为了解释性目的而示出的实施 例。以下，参照附图以及附图中各元件的附图标记来对本发明的实施例进行说明。(第一实施例)对本发明的第一实施例进行说明。图1是根据第一实施例的包括电源可控区域的半导体集成电路的布。参照图1，半导体集成电路100包括常通区域200和电源可控区域300。电源控制 开关3IOA和3IOB被放置在电源供给VDD和电源供给VSD之间，并根据从电源可控区域300 外部输入的电源控制信号CTL来控制电源控制开关310A和310B的接通/断开。电源控制开关310A和310B由多个开关串构成。电源控制开关中的每个开关串都具有开关单元17，每一个开关单元17都包括在电源供给VDD和电源供给VSD之间切换的半导体晶体管14以及时序调整缓冲器15的组合， 如参照图15所述的。对于电源控制开关的开关串310A和310B中的每一个，电源控制信号线320被分支，并且分支线320A和320B中的每一个都布线在电源可控区域300中。然后，开关单元17 对于分支的电源控制信号线320A和320B对准，以组成电源控制开关的开关串310A和310B 中的每一个。在第一实施例中，提供用于将控制信号线320的信号提取到外部的输出节点330A 和330B以及输出端子340A和340B。输出节点330A和330B以及输出端子340A和340B分别针对分支的控制信号线 320A和320B，S卩，电源控制开关310A和310B的开关串设置。输出节点330A和330B可对于电源控制开关的开关串将电源控制开关的最后一级 的输出输出到电源可控区域300的外部。输出端子340A和340B分别与从输出节点330A和330B引出的线相连。输出端子340A和340B每一个都对于电源控制开关的开关串将电源控制开关的最 后一级的输出输出到芯片的外部。在上述构造中，电源控制开关310A和310B的操作可被确认。具体而言，如下所述 地确定控制信号线有无断开。例如，当控制信号线320A和320B在途中断开时，断开部分处的布线的电势不稳 定，这可从图15至17的描述中理解。因此，该部分的逻辑值依据断开的情形而被固定在高 电平和低电平中的任一电平。结果，该断开部分与输出端子340A或340B之间的开关变成 处于常通或常断状态，并且不会响应用于控制各开关的连接状态的控制信号CTL的逻辑值 中的变化。本实施例利用此现象。即，例如，在测试设备被连接到输出端子340A以观察输 出端子340A的逻辑值的情况下，当从输出端子340A输出的逻辑值响应于被输入到控制信 号线320A的信号CTL的逻辑值中的变化而改变时，在控制信号线320A中没有发生断开。 另一方面，在被输入到控制信号线320A的信号CTL的逻辑值改变的情况下，当从输出端子 340A输出的信号的逻辑值被固定而没有任何变化时，控制信号线320A在该信号线的任一 部分处被断开。对于其中借助于输出端子340A来确定控制信号线320A有无断开的情况给 出以上说明。以上同样适用于其中借助于输出端子340B来确定控制信号线320B有无断开 的情况。在传统的技术中，如上所述，不可能区分多个发生因素当中哪个因素导致由IR降 而引起的芯片上给定区域中泄漏电流的增加和逻辑电路18的故障。然而，根据本实施例， 能够确定用于控制每个开关的控制信号线有无断开。因此，在本实施例中，能够区分由于IR 下降而引起的给定区域中泄漏电流的增加和逻辑电路18的故障是由控制信号线与用于控 制将电压供给到电源可控区域300的开关的断开而引起的，还是由其他因素引起的。此外，在进行操作测试时，存在对于每个半导体开关单元17设置外部输出端子的 想法。然而，因为组成电源控制开关的半导体开关数目大，所以引起了测试点显著增多的问 题。因此，该想法并不实际。鉴于此，在本实施例中，可分别针对电源控制开关的开关串310A和310B来设置输 出节点330A和330B以及输出端子340A和340B，从而可以显著地减少观察点的数目。(修改示例)
作为修改示例1，如图2中所示，可给出下述构造，即，将已通过电源控制开关的各 开关串310A至310E的信号输入到“与”、“或”和“异或”的逻辑门211、212和213，并将来 自这些逻辑门的各输出信号输出到各输出端子340C至340E。图2的“异或”被示出为具有 多个输入的异或，但事实上，该异或由具有两个输入的多级异或构成。即，可通过与门来测 试其中由控制信号线指示的所有值都为“ 1”的情况，并且可通过或门来测试其中由控制信 号线指示的所有值都为“0”的情况。例如，在电源控制信号CTL为高电平的情况下，除非与 门的输出为高电平，否则信号线被断开。此外，在CTL为低电平的情况下，除非或门的输出 为低电平，否则可确定信号线被断开。此外，在具有两个输入的异或的多级构造中，如果在 CTL为低电平时和CTL为高电平时从异或均输出低电平的信号，则信号线未被断开。然而， 如果在CTL为低或高的状态下从异或输出高电平的信号，则可确定信号线被断开。此外，作为修改示例2，如图3中所示，可给出下述构造，即，将已通过电源控制开 关的各开关串310A至310E的信号分别输入到触发器(FF) 221至225，并将来自这些触发 器的输出经过多路复用器230选择性地输出到输出端子340F。在此情况下，传播CTL的各 控制信号线的输出被保持在各FF 221至225中一次。然后，MUX 230的信号“选择”的值 转换，以将由各FF保持的值输出到端子340F。可给出下述构造，即，无需提供FF 221至FF 225，MUX 230的输出基于“选择”的值而改变，以将传播CTL的各控制信号线输出输出到外 部。利用上述构造，即使在电源控制开关的开关串的数目大时，也能减少观察点的数目。此外，作为修改示例3，如图4中所示，可给出下述构造，即，使开关串链接在一起， 以构成电源控制开关，从而减小输出节点数和输出端子数。(第二实施例)接下来，将说明本发明的第二实施例。第二实施例被构造为通过扫描测试来实施包括电源供给开关的电路的测试。图5示出了第二实施例。在第二实施例中，为了进行扫描路径测试，用扫描触发器(以下被称为“观察FF”)来构造给定触发器。如图6中所示，通过将多路复用器410添加到每个正常触发器400的输入来构造 观察FF。多路复用器410在正常数据输入(DIN)和扫入(scan-in) (SIN)之间对到触发器 400的数据输入引脚的输入信号进行转换。多路复用器410根据信号“移位使能”而转换正常操作和测试模式，并且在测试模 式下，加载扫入(SIN)并将该扫入供给到触发器的数据端子。然后，以使前一级的触发器 400的扫出(scan-out)变成后一级的触发器400的扫入(SIN)的方式将各触发器400彼此 连接。结果，构造出扫描路径测试的扫描链。在图5中，为了便于清楚可视，省略了用于观察FF的多路复用器410，并示出D和 SIN作为数据端子。此外，信号“移位使能”被输出到每个触发器的多路复用器，但在图5中，省略了信号“移位使能”的布线。此外，省略了观察FF的正常操作中的正常数据输入线，并主要示出了扫描链的布线。此外，在图5中，仅示例出正常操作所需的一个逻辑电路(附图标记19)，并省略了 其他电路。参照图5，首先，对于用于测试用于控制电源控制开关310A和310B的连接状态的 各信号线的扫描链，给出说明。测试用于控制电源控制开关310A和310B的连接状态的各信号线的扫描链是从 SiNi到soi的线。例如，扫描链smi也用于测试下述逻辑电路的操作，所述逻辑电路被连 接在设置在FF 503的SOl侧的触发器(FF)的数据端子与设置在位于另一扫描链SIN3上 的FF 507的S03侧的FF的数据端子之间。该测试是已知为公知技术的扫描路径测试。艮口， SINl被设置为除了测试设置在半导体集成电路100中的逻辑电路的操作以外，还测试用于 控制电源控制开关310A和310B的连接状态的信号线。另一方面，还在图5的半导体集成电路100中设置与Sim不同的其他扫描链SIN2 和SIN3。SIN2和SIN3是用于测试设置在常通区域200中的逻辑电路以及设置在电源可控 区域300内部的逻辑电路的扫描链。参照图5，SIN3被用于测试设置在常通区域200中的逻辑电路19，且实际地，也用 于测试设置在电源可控区域300内部的逻辑电路。特别地，FF 508、FF 509、FF 510和FF 511是被用于测试电源可控区域300内部的逻辑电路的FF。如SIN3 —样，SIN2也是用于 测试设置在常通区域200和电源可控区域300中的逻辑电路的扫描链。在图5中，设置观察FF 501，在正常操作下，电源控制信号CTL被输入到该观察FF 501，并且从芯片外部的扫入端子将扫描路径测试的测试数据Sim输入到该观察FF 501的 扫入端子。观察FF 501的数据输出经过或电路241被输入到电源控制开关310A和310B。在本实施例中，如下所述地测试传播控制信号CTL的控制信号线，所述控制信号 CTL用于控制电源控制开关310A和310B是接通还是断开的连接状态。首先，激活控制信号“移位使能”。例如，将信号“移位使能”设定为高电平。在此情况下，如上所述，包括在Sim、SIN2和SIN3中的各FF响应于已变成高电平 的信号“移位使能”而加载在各FF中的SIN侧的输入信号。于是，因为信号“移位使能”为 高电平，所以从或电路241输出的信号的逻辑值也被固定到高电平。或电路241被连接到传播CTL的控制信号线(参照图15)。S卩，因为或电路241被 固定到高电平，所以用于控制电源到电源可控区域300的供给的各开关的接通/断开状态 也被固定。在本实施例中，假设当信号“移位使能”为高电平时各开关被固定到接通状态。例如，可给出下述构造，S卩，图15中的各MOS晶体管为η型MOS晶体管。在此状态下，因为电压被施加到电源可控区域300，所以SIN2和SIN3的扫描链能 够与Sim的扫描链一起工作。即，作为特定示例，因为电压被施加到SIN2和SIN3的FF 508 至511，所以整个SIN2和SIN3都能够与Sim —起用于扫描路径测试。在此情形下，将测试序列(test pattern)供给到扫描链Sim、SIN2和SIN3中的每一个。S卩，SINK SIN2和SIN3中的每一个都响应于信号“移位使能”的激活而形成移位 寄存器，并且形成测试序列的位串被连续地输入到SIN1、SIN2和SIN3中的每一个。具体而 言，形成Sim、SIN2和SIN3的FF中的每一个响应于输入时钟信号的沿而将连续输入的测 试序列移位到后一级的FF。该操作允许测试序列被设定到Sim至SIN3的各FF。假设在 此情况下，设定到Sim中的FF 501的测试序列的位为表示高电平的“1”。利用该设定，此 时，FF 501从端子Q侧输出高电平的信号。此外，SIN1、SIN2和SIN3的各其他FF也从每 个输出端子Q输出表示设定的测试序列的逻辑值的信号。
利用该操作，例如，SIN3的FF 506从输出端子Q输出由设定的测试序列表示的位， 从而逻辑电路19响应于由FF 506输出的信号进行算术运算，并向Sim的FF 503的数据 端子D输出运算结果。具体而言，此时，从逻辑电路19输出的信号到达图6中的多路复用 器410的DIN侧的输入。同样适用于设置在Sim至SIN3中并用于测试其他逻辑电路的各 FF。然后，使已激活的信号“移位使能”去激活。例如，将信号“移位使能”的逻辑值设 定为低电平。利用该操作，从或电路241输出的信号的逻辑值表示从Sim的FF 501输出 的信号本身的逻辑值。如上所述，因为在FF 501中设定的测试序列的位为高电平，所以或 电路241的输出维持在高电平，而未受到信号“移位使能”的去激活的影响。从或电路241 输出的信号到达作为观察FF的FF 502A和FF 502B的端子D。具体而言，或电路241的输 出信号到达图6中所示的多路复用器的DIN侧的输入。在或电路241的输出信号到达了 FF 502A和FF 502B之后，将时钟信号的边沿(例如，上升沿)供给到Sim至SIN3的各FF。利 用该操作，Sim至SIN3的各FF保持已到达端子D(具体地，图6中的DIN)的信号的逻辑 值，并将该逻辑值从端子Q输出。特别地，FF 502A和FF 502B保持从或电路241输出的信 号，并从端子Q输出该信号。此外，FF 501保持控制信号CTL，并从端子Q输出该信号。在 该示例中，假设CTL为高电平，且FF 501保持高电平的逻辑值并从端子Q输出该逻辑值。利 用该操作，或电路241的输出持续为高电平。CTL可从半导体集成电路100的外部输入或从 内部逻辑电路输出。之后，再次激活信号“移位使能”，并使Sim至SIN3的各FF彼此串联连接，以形 成移位寄存器。然后，将时钟供给到每个FF，以从S01、S02和S03输出由每个FF捕获的数 据。从SOl至S03输出的数据被加载到测试设备(未示出)中，并对其进行检查。当用于连接或电路241和FF 502A以及FF 502B的控制信号线，S卩，传播用于控制 设置在电源可控区域300中的各开关(参照图15)的接通/断开状态的CTL的信号线未被 断开时，从或电路241输出的信号的逻辑值被适当地保持在FF 502A以及FF 502B中。然 而，例如，当FF 502A侧的信号线被断开时，固定的逻辑值被输入到FF 502A的端子D，而不 论从或电路241输出的信号的逻辑值为多少。同样，当当FF 502B侧的信号线被断开时，固 定的逻辑值被输入到FF 502B的端子D。据此，为了辨别信号线有无断开，需要再次进行扫 描路径测试。在上述说明中，设定在FF 501中的测试序列为表示高电平的位“1”，并且由FF 501所捕获的CTL的逻辑值也为高电平。在此情况下，即使在信号“移位使能”已去激活之 后，或电路241的输出也继续为高电平。由于该原因，除了其中或电路241与电源可控区域 300中各开关当中最靠近或电路241的一个开关之间的控制信号线被断开并且所有各开关都变成常断这一特定情况以外，电源实质上被继续供给到电源可控区域300。结果，因为FF 508至FF 511继续被驱动，所以能够利用FF 508至FF 511来进行扫描路径测试。具体而 言，可从S02和S03将由FF 508至FF 511捕获的逻辑值直接加载到测试设备中，并将其用 于检查。因此，与或电路241的输出的电平相同的高电平的信号被输入到与门242和243。 然后，分别从与门242和243直接输出由FF 508和FF 509捕获的值以及由FF 510和FF 511捕获的值。
如上所述，为了辨别控制信号线有无断开，需要再次进行扫描路径测试。通常，为 了测试逻辑电路，多次将测试序列设定到扫描链的各FF，以进行扫描路径测试。因此，传播 CTL的信号线也与逻辑电路的扫描路径测试一起进行测试。如上所述那样，首先激活信号“移位使能”。例如，将信号“移位使能”设定为高电 平。参照图5，每个FF形成移位寄存器，以形成扫描链Sim至SIN3。在此情况下，将测试 序列供给到各Sim至SIN3。在此时供给测试序列时，设定到FF 501的测试序列的位被设 定为表示“低电平”的位“0”。结果，FF 501从端子Q输出表示低电平的信号。如上所述那样，信号“移位使能”被去激活，从而或电路241的输出表示来自FF 501的输出信号。此时，从或电路241输出的信号表示低电平的逻辑值。于是，在从或电路 241输出的信号到达FF 502A和FF 502B之后，时钟信号的边沿被供给Sim至SIN3中的各 FF。如上所述那样，响应于时钟的边沿，各FF保持已到达各端子D的信号的值，并从各端子 Q输出信号。特别地，观察FF 502A和观察FF 502B保持从或电路241输出的信号的值(除 非传播CTL的控制信号线被断开)。此外，FF 501保持信号CTL的逻辑值。在此情形下，被 保持在FF 501中的信号CTL的逻辑值被设定为低电平。于是，当信号“移位使能”被再次激活时，设置在各Sim至SIN3中的每个FF都形 成移位寄存器，并响应于时钟信号而将所保持的值输出到SOl至S03。这些输出值被加载到 测试设备中并进行检查。设定在FF 501中的测试序列为表示低电平的“0”。除非传播CTL的控制信号线被 断开，否则由FF 502A和FF 502B捕获的值也为“0”。然而，当连接FF 502A和或电路241 的信号线被断开时，由FF 502A捕获的信号的值表示与当在前一次将表示高电平的“1”设 定到FF 501时扫描路径测试中的值相同的值。同样，当连接FF 502B和或电路241的信号 线被断开时，由FF 502B捕获的信号的值表示与当将表示高电平的“1”设定到FF 501时扫 描路径测试中的值相同的值。S卩，通过执行上述两个扫描路径测试，能辨别传播信号CTL的控制信号线是否被 断开。在上述第二扫描路径测试中，电源在途中没有被供给到FF 508至FF 511。这是因为 表示低电平的“0”被设定到FF 501作为测试序列。因此，第二扫描路径测试中由FF 508至 FF 511捕获的值不应被用于检查。这是因为，由于在测试序列被设定到FF 508至FF511之 后响应于信号“移位使能”的去激活而停止到FF 508至FF 511的电源的供给，所以响应于 信号“移位使能”的下一次激活而由FF 508至FF 511从端子Q输出的信号的值为非固定 值。由于该原因，由FF 501捕获的信号CTL的值为低电平，并且从与门242和与门243输 出的信号被固定到低电平。即，与门242和与门243用作防止从电源可控区域300内部的 FF 508至FF 511输出的数据被输出到S02至S03的掩蔽电路。在本实施例中，用于测试传播CTL的控制信号线的FF被设置在用于检查设置在半导体集成电路100中的逻辑电路的扫描链中。利用该配置，如上所述，因为传播CTL的控制 信号线的断开能与将要检查的逻辑电路的扫描路径测试一起进行检查，所以该检查可更高 效地执行。此外，在第一实施例中，需要将来自传播CTL的控制信号线的信号的值直接输出 到外部端子。用于测试的外部端子的使用导致引脚数增加，这并不总是优选的。另一方面， 在第二实施例中，控制信号线的测试结果能经由扫描链而不是外部端子输出到外部。结果， 控制信号线的有无断开能得以指出而没有增加引脚数。此外，能够在没有增加引脚数的情 况下指出引起电路故障、泄漏电流增加等的因素是控制信号线的断开还是其他因素。
要求组成用于测试传播CTL的信号线的扫描链的观察FF 501、502A、502B和503 以与电源控制开关310A和310B的操作无关的电源供给VDD来操作。因此，图5示例了其 中观察FF被布置在电源可控区域300外部的情况。替代地，如果进行布线从而观察FF以 电源供给VDD来操作，则观察FF可被布置在电源可控区域300中。此外，在供给用于执行扫描路径测试的测试序列时，信号“移位使能”被激活，并且 该信号“移位使能”经过或电路241供给到电源控制开关310A和310B。结果，或电路241的输出被固定到不依赖于表示测试序列的位串的高电平，因而， 电源控制开关310A和310B无需触发即能够被接通。(第三实施例)接下来，说明本发明的实施例。第三实施例被构造为分开地测试传播用于控制电源控制开关的接通/断开状态 的信号CTL的信号线的状态，以及测试其他逻辑电路。在第三实施例中，与第二实施例相比较，存在以下三个优点有利于生成被输入到 扫描链的测试序列、测试时间得以减少、以及借助于工具自动地生成测试序列。稍后说明用 于获得这些优点的原因。以下，在第三实施例中，参照图7和8来顺序地说明如何测试。首先，对传播控制信号CTL的信号线是否被断开进行测试。参照图7，信号“移位使能1”首先被激活。例如，信号“移位使能1”被设定为高电 平。在本实施例中，信号“移位使能1”被输入到FF 501、FF 502A和FF 502B。此外，信号 “移位使能2”被去激活，并且信号“SW_TEST”被激活且变为高电平。因为信号“移位使能1”变成高电平，所以或电路244的输出变为高电平，且FF 501、FF 502A和FF 502B形成移位寄存器，以提供扫描链SIN1，如第二实施例中所述。因为信号“SW_TEST”是高电平，所以选择器231将输入到Sim的信号输出到FF 501。此外，因为或电路245的输出也为高电平，所以或电路241的输出变为高电平，且 电源可控区域300被固定在对其供给电源的状态。接着，测试序列被输入到smi。在此情况下，仅考虑被输入到用于测试传播控制信号CTL的信号线的FF 501的测 试序列，来生成测试序列。无需将测试序列设定到FF 502A和FF 502B。在将测试序列设定到FF 501之后， 如在第二实施例中，信号“移位使能1”被去激活，例如，被设定到低电平。假设设定到FF501的测试序列为表示高电平的“1”。在本实施例中，在使用smi的扫描路径测试中，对设 置在电源可控区域300内部的逻辑电路进行测试。在执行稍后将要说明的使用另一扫描链 SIN2的扫描路径测试中，对所关注的逻辑电路进行测试。因此，即使设定到FF 501的测试 序列为“1”或“0”，与第二实施例不同，随后的测试也不会受这次测试影响。然而，在本示例 中，假设“1”被设定到FF 501。之后，信号“移位使能1”被去激活，并且包括在Sim中的各FF保持已到达数据端子D的数据，并从端子Q输出该数据，如在第二实施例中所详细说明的。在此情形下，FF 502A和FF 502B保持从或电路241输出的信号的逻辑值，并从端子Q输出该信号(除非信 号线被断开)，如在第二实施例中一样。因为设定到FF 501的测试序列为“ 1”，所以或电路241的输出在信号“移位使能 1”被去激活时保留为高电平。然而，当包括在Sim中的各FF保持之后已到达端子D的数 据时或电路241的输出依据信号CTL的逻辑值为高电平还是低电平而改变。然而，如上所 述，因为电源可控区域300内部的逻辑电路在使用STm的扫描路径测试中未被测试，所以 将不对此进行讨论。接着，信号“移位使能1，，被再次激活，并且包括在STm中的各FF形成移位寄存 器。将时钟供给到Sim中的各FF，并且将由各FF保持的信号的值从端子SOl输出。在测 试设备中加载从SOl输出的值并对其进行检查。从FF 502A和FF 502B输出到SOl的信号的值是从或电路241输出的数据，除非 传播控制信号CTL的信号线被断开。相反地，当信号线被断开时，这些值都只是由断开而产 生的固定逻辑值。因此，需要如在第二实施例中一样再次进行上述扫描路径测试。在随后的扫描路径测试中，被设定到FF 501的测试序列可被设定为表示低电平 的 “0”。结果，处理按如上所述地方式进行，并从SOl获取测试结果。结果，当由FF 502A输出到SOl的信号值在第一次和第二次之间改变时，连接或电 路241和FF 502A的控制信号线未被断开。另一方面，当由FF 502A输出到SOl的信号值 在第一次和第二次之间没有变化的情况下为固定逻辑值时，连接或电路241和FF 502A的 控制信号线被断开。可以对连接FF 502B和或电路241的信号线进行相同的确定。利用上述操作，能够辨别传播控制信号CTL的信号线是否被断开。接着，对设置在半导体集成电路上的逻辑电路进行测试。对于该测试，在本实施例 中，使用与Sim分开设置的扫描链SIN2。仅在图7和8中一直对其供给电源的区域200中提供SIN2。然而，实际上，SIN2 也被提供在电源可控区域300中，并且也被用于测试设置在电源可控区域300内部的逻辑 电路。参照图8，首先激活信号“移位使能2”。例如，将该信号设定为高电平。然后，去激 活信号“SW_TEST”，例如，将其固定到低电平。使信号“移位使能1”保留为去激活。响应于 信号“移位使能2”的激活，FF 50UFF 512至FF 515形成移位寄存器，以提供扫描链SIN2。选择器231将由于“SW_TEST”信号的去激活而从FF 513的端子Q输出的数据输 出到FF 501。在使用SIN2的情况下，因为或电路245的输出通过去激活信号“SW_TEST”而 变为高电平，所以或电路241的输出也变为高电平。即，电源可控区域300被固定到其中电压被施加到其的接通状态。尽管在图8中未示出，但是SIN2也被提供在电源可控区域300内部。S卩，设置在电源可控区域300内部的逻辑电路也通过使用并行的SIN2来测试。这 是因为，由于当信号“SW_TEST”被去激活时电源可控区域300被固定到接通状态，所以对组 成设置在电源可控区域300内部的扫描链的各FF的电压供给被阻塞。即，在 该事件中，不 存在下述情况，即，由包括在电源可控区域300内部的SIN2中的FF输出的测试结果如在第 二实施例中一样为非固定值。因此，即使常通区域和电源可控区域300内部的逻辑电路一 起进行测试，也能进行可靠的检查。下列处理与上述相同。即，因为信号“移位使能2”被激活，所以测试序列被设定到 SIN2中的各FF。然后，信号“移位使能2”被去激活，并且SIN2中的各FF捕获已到达端子 D的数据。之后，信号“移位使能2”再次被激活，并且逻辑电路的测试结果被从S02输出。 然后，对输出的结果进行检查。在第三实施例中，分开地进行用于辨别传播控制信号CTL的信号线的断开的扫描 路径测试、以及用于测试逻辑电路的扫描路径测试。结果，测试序列可被分开生成为用于测 试信号线的序列和用于测试逻辑电路的序列。在第二实施例中，因为信号线的断开和逻辑 电路的测试同时进行，所以要求生成复杂的测试序列。以此观点，第三实施例是有利的。此外，在第三实施例中，可通过自动生成工具来进行测试序列的生成。用于生成测 试序列的工具不能考虑对电源可控区域300的电源供给停止生成测试序列。换言之，该工 具假设所有电源都常通生成测试序列。在第二实施例中，存在下述情况，即，由于设定到图5 的FF 501的测试序列的值或确定由FF 501捕获的值的CTL的值，而使得对电源可控区域 300的电源供给停止。当电源控制信号CTL为第二实施例中的外部输入时，CTL可被固定到 高电平，因而不会引发严重问题。然而，特别地，当CTL由如图7和8中所示的给定逻辑电 路输出时，无需通过各种测试序列来检查作为逻辑电路的输出的CTL，并且频繁发生CTL变 为低电平的情况。结果，在图5中所示的第二实施例中，在测试传播CTL的信号线之后测试 逻辑电路时，频繁发生在各FF进行捕获时电源可控区域300变为断开(注意，信号“移位使 能”未激活)的情况。在这类情境下，当试图生成扫描路径测试的测试序列时，不能使用自 动生成工具。因此，在第二实施例中，必须手动进行测试序列的生成。以此观点，在第三实 施例中，当对逻辑电路进行测试时，电源一直被供给到电源可控区域300。即，在该事件中， 测试序列能通过自动生成工具来生成。因此，与第二实施例相比较，第三实施例显示出开发 周期显著缩短的有利效果。此外，与第二实施例相比较，第三实施例显示出测试时间缩短的优点。在第二实施 例中，如上所述，当CTL为逻辑电路的输出时，频繁发生其中对电源可控区域300的电源的 供给在扫描路径测试中停止且之后重新开始的情况。当电源供给在扫描路径测试期间停止 且之后电源供给开始时，存在等待扫描链的各FF直到电源供给所施加的电压的值被稳定 为止才捕获已到达端子D的值的限制。另一方面，在第三实施例中，信号线的断开的测试和 逻辑电路的测试分开进行。在逻辑电路的测试中，因为未停止对其供给电源，所以不会出现 上述限制。逻辑电路的扫描路径测试所需的时间相应地得以减少。以上已对第三实施例进行了说明。替代地，例如，用于检查信号线有无断开的扫描 路径测试可在逻辑电路的扫描路径测试进行之后进行。
(第四实施例)接下来，对包括第二实施例和第三实施例中所述的电源控制开关的测试电路的半导体集成电路的设计方法，给出说明。首先，说明传统的设计方法及其问题。图9和11是示出传统的设计方法的过程的图示。图9是示出了其中电源控制开关的扫描测试未插入在包括电源控制开关的半导 体集成电路中的情况下的设计方法的过程的流程图。参照图9，对其中电源控制开关的扫描测试未插入在包括电源控制开关的半导体 集成电路中的情况下的设计过程，给出说明。首先，作为布图处理(ST100)，产生电路连接信息(STlOl)，并且还确定电源供给 层级(ST102)。在确定电源供给层级(ST102)时，例如，如图10中所示，对应于常通区域的电路块 和对应于电源可控区域的电路块彼此分开。接着，作为可测性(DFT)处理，插入扫描路径。在本示例中，因为未对电源控制开关进行测试，所以电路内部的触发器用扫描FF 替代，以如传统技术一样构成扫描链。然后，作为布图处理(ST300)，生成底层平面(ST301)，并且还插入电源控制开关 (ST302)。最后，进行布置和布线(ST500)。在如上所述包括电源控制开关的半导体集成电路中，当未插入电源控制开关的扫 描测试时，仅执行一次正常的DFT处理，这使得能够得到良好的设计。然而，因为未插入电源控制开关的扫描测试，所以即使当最终的产品存在缺陷的 时候，也难以指出原因。图11是示出了其中电源控制开关的扫描测试被插入在包括电源控制开关的半导 体集成电路中的情况下的设计过程的图示。在此情况下，布图处理(ST100)，扫描插入(ST200)和布图处理(ST300)与参照图 9所述的处理相同。为了插入电源控制开关的扫描测试，在插入电源控制开关(ST302)之后，再次进 行 DFT 处理(ST400)。具体而言，插入开关观察FF(ST401)，并插入包括开关观察FF的扫描路径 (ST402)。最后，作为布图处理，进行布置和布线(ST500)。利用该过程，插入用于电源控制开关的扫描。然而，因为DFT处理被执行两次，所以数据在DFT处理和布图处理之间交换的次数 增加，并且电路设计所需的时间和麻烦显著增加。此外，数次校正底层平面的同时进行布图处理，从而使最终的布置和布线最优化。结果，每当校正底层平面时，也必须重复用于电源控制开关的DFT处理(ST400)。由于该原因，需要极大地增加这些处理以插入用于电源控制开关的扫描。相反地，说明根据本发明第四实施例的电路设计方法。
图12是示出其中电源控制开关的扫描测试被插入到包括电源控制开关的半导体 集成电路中的情况下的设计过程的图。参照图12，在作为布图处理(ST100)确定了电源层级之后，由于进行DFT处理，所 以在扫描插入(ST200)之前输出节点被添加到电源可控区域(STlll)，并进一步插入开关 观察FF，以执行与输出节点的连接。
具体而言，如图13中所示，输出节点330A和330B被添加到电源可控区域300，并 插入开关观察FF 502A和FF 502B,以执行与输出节点330A和330B的连接。然后，作为正常的DFT处理，进行扫描插入(ST200)。作为布图处理(ST300)，在底层平面生成(ST301)和电源控制开关插入(ST302)进 行之后，将电源控制开关的最后一级连接到输出节点(ST310)。结果，得到能够进行电源控制开关的测试的电路。最后，进行布置和布线(ST500)。利用上述过程，一次完成DFT处理(ST200)。此外，因为输出节点和开关观察FF在DFT处理(ST200)之前被插入，所以DFT处 理(ST200)以与正常的扫描插入基本相同的方式进行，从而能够有利于电路设计。可以以下述方式进行根据第四实施例的设计方法，即由具有CPU和存储器的计算 机执行半导体集成电路的布图程序，并且通过自动处理执行上述各处理。本发明并不仅限于上述实施例，并可在未背离本发明的要旨的情况下进行各种改 变。显然，本发明并不限于上述实施例，而是可以再不脱离本发明的范围和精神的情况下做 出修改和变化。
权利要求
一种半导体集成电路，包括第一电源供给线，所述第一电源供给线被配置为供给给定电压；第二电源供给线，所述第二电源供给线与所述第一电源供给线分开设置；开关，所述开关被连接在所述第一电源供给线与所述第二电源供给线之间，以根据输入的控制信号控制是否将所述给定电压从所述第一电源供给线供给到所述第二电源供给线；第一逻辑电路，所述第一逻辑电路被连接到所述第二电源供给线，以基于所述第二电源供给线中产生的电压来操作；控制信号线，所述控制信号线被连接到所述开关，以将所述控制信号供给到所述开关；和端子，所述端子被连接到所述控制信号线，以将通过所述控制信号线传播的所述控制信号输出到外部。
2.根据权利要求1所述的半导体集成电路，其中所述端子被连接到第一扫描链。
3.根据权利要求2所述的半导体集成电路，其中所述第一扫描链包括被连接到所述控 制信号线的一端的第一触发器。
4.根据权利要求3所述的半导体集成电路，进一步包括或电路，所述或电路被连接到 所述控制信号线的另一端。
5.根据权利要求4所述的半导体集成电路，其中所述第一扫描链进一步包括被连接到 所述或电路的第一输入的第二触发器。
6.根据权利要求5所述的半导体集成电路，进一步包括第二逻辑电路，所述第二逻辑电路被配置为基于在所述第一电源供给线中产生的电压 来操作；和第二扫描链，所述第二扫描链不同于所述第一扫描链并且至少包括所述第二触发器， 所述第二扫描链测试所述第一逻辑电路和所述第二逻辑电路中的一个的操作。
7.根据权利要求6所述的半导体集成电路，其中所述或电路包括第二输入，在所述第 二扫描链测试所述第一逻辑电路和所述第二逻辑电路中的一个的操作时激活的信号被输 入到所述第二输入。
8.根据权利要求6所述的半导体集成电路，其中所述第一扫描链将由所述第一触发器 从所述控制信号线接收的所述控制信号输出到所述端子，而不测试所述第一逻辑电路的操作。
9.根据权利要求6所述的半导体集成电路，其中所述控制信号包括从所述第二逻辑电 路输出的信号。
10.根据权利要求5所述的半导体集成电路，进一步包括第二逻辑电路，所述第二逻辑 电路被配置为基于在所述第一电源供给线中产生的电压来操作，其中所述第一扫描链测试所述第二逻辑电路的操作，并且其中结合所述第二逻辑电路的操作的测试，包括在所述第一扫描链中的所述第一触发 器保持从所述控制信号线接收的信号并将该信号朝向所述端子输出。
11.根据权利要求10所述的半导体集成电路，进一步包括第二扫描链，所述第二扫描 链不同于所述第一扫描链并被配置为测试所述第一逻辑电路的操作，其中结合由所述第一扫描链进行的所述第二逻辑电路的操作的测试，所述第二扫描链 测试所述第一逻辑电路的操作。
12.根据权利要求1所述的半导体集成电路， 其中所述控制信号线包括第一控制信号线，其中所述半导体集成电路进一步包括第二控制信号线，所述第二控制信号线与所述第 一控制信号线分开设置并将所述控制信号传播到所述开关，并且其中所述端子被连接到用于接收来自所述第一控制信号线的控制信号和来自所述第 二控制信号线的控制信号的逻辑门。
13.根据权利要求12所述的半导体集成电路，其中所述逻辑门包括与门、或门和异或 门中的任何一个。
14.根据权利要求1所述的半导体集成电路， 其中所述控制信号线包括第一控制信号线， 其中所述半导体集成电路进一步包括第二控制信号线，所述第二控制信号线与所述第一信号线分开设置并将所述控制信号 传播到所述开关；第一触发器和第二触发器，所述第一触发器和第二触发器用于分别接收来自所述第一 控制信号线的控制信号和来自所述第二控制信号线的控制信号；和选择器电路，所述选择器电路用于接收所述第一触发器和所述第二触发器的输出，并且其中所述端子被连接到所述选择器电路。
15.根据权利要求1所述的半导体集成电路， 其中所述控制信号线包括第一控制信号线， 其中所述半导体集成电路进一步包括第二控制信号线，所述第二控制信号线与所述第一信号线分开设置并将所述控制信号 传播到所述开关；和选择器电路，所述选择器电路用于接收来自所述第一控制信号线的控制信号和来自所 述第二控制信号线的控制信号，并且其中所述端子被连接到所述选择器电路。
16.一种半导体集成电路设计方法，所述半导体集成电路设计方法通过使用计算机来 设计具有用于其中包括的电源控制开关的测试电路的半导体集成电路，所述半导体集成电路设计方法包括将输出节点添加到电源可控区域；以及在确定电 源层级之后且在插入扫描链之前，连接开关观察触发器和所述输出节点。
全文摘要
本发明提供了一种包括电源可控区域的半导体集成电路，其能够测试包括电源可控区域的半导体集成电路中的电源控制操作。电源控制开关具有每个都由多个开关单元组成的开关串。电源可控区域包括开关串中的输出节点。输出节点将已通过电源控制开关各开关串的最后一级的电源控制信号输出到电源可控区域外部。其上安装有半导体集成电路的芯片具有将输出节点的输出输出到芯片外部的输出端子。在插入扫描路径测试的情况下，将输出节点的输出加载到数据端子并将扫描数据加载到扫入端子的观察触发器被对应于各输出节点设置。这些观察触发器被连接组成扫描路径链。
文档编号G01R31/3177GK101841237SQ201010143330
公开日2010年9月22日 申请日期2010年3月19日 优先权日2009年3月19日
发明者小田泰大 申请人:恩益禧电子股份有限公司