专利名称：用于离子敏感场效应晶体管的静电放电保护的制作方法
技术领域：
本发明涉及用于离子敏感场效应晶体管的静电放电保护。本发明特别地然而非必须地涉及提供用于使用CMOS技术制造的离子敏感场效应晶体管的静电放电保护。
背景技术：
静电放电(ESD)是两个具有不同电势的物体之间的电流突流。这通常是由于在某一物体上积累了电荷(或者两个物体带有相反电荷)，而当物体相互接触或紧密接近时会释放电荷。当两个物体之间的电场足以在将它们隔开的空气中导致介电击穿时，会产生火花。但是，当两个物体仅接触，并且电势差仅通过传导得以释放时，ESD可以出现得不那么明显。静电积累通常是通过摩擦充电累积起来的，是当两个接触的物体分离时电荷的分离。ESD是在电气和电子产品的使用和制造中存在的主要问题。即使12v的电势差导致的突然放电也可以摧毁诸如晶体管之类的一些器件。在制造中，通常的解决方法是将包括操作器以及工具的所有部件接地，使得任何静电都通过导线条释放到地。离子敏感场效应晶体管(ISFET)(包括化学敏感场效应晶体管(ChemFET)和酶场效应晶体管(EnFET))是设计来在流体样本中检测物种的晶体管。与晶体管接近或接触的物种的电荷影响晶体管的操作，这可以通过使用电子仪器检测到。晶体管的顶层可以镀上感测层来锁定某一特定物种。这样的晶体管会遭受ESD，特别是那些以浮栅结构为特征的晶体管。顾名思义，浮栅并没有与晶体管的其余部件电连接，以便使栅极对离子电荷敏感。但是这同样使得该结构易受ESD冲击，使得剩余的电荷残留在结构内。静电放电(ESD)事件将会导致电荷困在浮栅内，导致很大的ISFET阈值电压漂移，并且甚至对器件造成不可逆的损害。一旦阈值电压漂移，就会增加在期望的范围内读取恰当的阈值电压的仪器设计的难度。ESD还可以通过物理地及化学地降解材料或在诸如氧化物之类的各种结构上残留剩余电荷而损坏ISFET。因此，形成用于ISFET的ESD保护非常必要。W09520243 (Baxter)公开了 ISFET的保护电路，用来保护器件不受到对于液体的ESD事件。该电路由传统的保护元件组成，该传统的保护元件通过非CMOS工艺集成在硅芯片上。公知的ESD保护方案要么不能提供足够的保护，要么需要在标准CMOS工艺之后进行额外的制造步骤。本发明了解到这些问题并发明了通过未修改的CMOS工艺来提供廉价的ESD保护的新型器件。

发明内容
根据本发明的第一方面，提供了一种包括静电放电保护结构、具有浮栅的离子敏感场效应晶体管(ISFET)以及位于浮栅之上的感测层的器件。该器件被配置为使得从所述感测层到静电放电保护结构的电阻抗小于从所述感测层到浮栅的电阻抗。根据本发明的第二方面，提供了一种制造半导体器件的方法，该方法包括
I)沉积并选择性去除绝缘材料，以形成栅极绝缘体；2)在栅极绝缘体的顶部沉积并选择性去除导电材料，以形成浮栅；3)在浮栅的顶部沉积绝缘材料；4)随后沉积并选择性去除导电材料，以形成静电放电保护结构；5)在静电放电保护结构的顶部沉积绝缘材料；以及6)在绝缘材料上形成感测层。根据本发明的第三方面，提供了一种包括半导体衬底和多层分层体的器件。多层分层体包括感测层、形成静电保护结构的金属层、以及形成浮栅结构的一层或多层金属层。静电保护结构是介于浮栅结构与感测层之间的层。在所附的从属权利要求中体现了本发明的优选实施例。因此本发明提供了与标准CMOS工艺兼容的鲁棒的ESD保护结构，不需要额外的后处理步骤。


将参照附图仅以示例方式描述本发明的具体实施例。图1是具有用于ESD保护的新型结构的ISFET的截面图示。图2是具有用于ESD保护的新型结构的ISFET的平面图示。图3是具有两个保护焊盘的ISFET的平面图示。图4是两组具有不同保护环布局的ISFET的平面图示。图5是两组具有不同保护焊盘布局的ISFET的平面图示。图6是具有蛇形保护结构的ISFET阵列的平面图示。图7是示出了与衬底连接的ESD保护结构的ISFET的截面图。图8是保护电路的电路图。
具体实施例方式下面介绍提供用于离子敏感场效应晶体管(ISFET)的静电放电(ESD)保护的优选实施例。图1示出了具有浮栅结构(5、6、7、9和10)和保护环8的新型ISFET的截面图示。可以看出，保护环位于浮栅的上方，并且位于该器件的感测层12(其在本例中同样是设计来物理地保护半导体的钝化层)的下方。在ESD冲击感测层12的期间，通向保护环的路径为感测层提供的电阻抗低于通向浮栅的路径为感测层提供的电阻抗，使得该冲击被放电到保护环而不是浮栅。可以使用由以下步骤构成的标准的、未修改的CMOS工艺来实现该器件:.提供衬底I，例如，大约Imm厚的P型硅晶圆；.进行图案化并刻蚀，以形成栅极氧化层4 (也称为本征栅极)，该操作还对源极2和漏极3进行了限定和自对准；.使用杂质离子扩散来在衬底I上形成源极2和漏极3的扩散区域； 利用多晶硅栅极5和至少一层金属层(通常为铝)在栅极氧化层的顶部形成浮栅，若使用了不止一层金属层则具有连接各金属层的导电通孔。可将金属间介电材料布置在金属层之间以及周围，用于电隔离； 在浮栅层的上方形成金属层形式的ESD保护层8，可选地将ESD保护层8连接到电气接地，通常是通过ESD保护电路13将其接地；.沉积钝化层12，以在机械处理和切割时保护芯片。钝化层材料可以是例如氮化硅(Si3N4)或氮氧化硅(SixNyO)；.可选地，沉积选择性的感测层，其中钝化层材料对感兴趣的物种没有选择性。可以将参考电极连接到芯片的外部或后处理到芯片上，从而为ISFET设置参考栅极电压。CMOS制造技术领域的技术人员会了解到其他标准步骤将与上述步骤一起来完成该器件，以及还存在可替代的工艺和部件。该工艺会及时地得到发展和改进，这种改进仍被归入本发明的范围内。通常，利用光刻法来建立各层，将电路布局转印到晶圆上。与可紫外光固化的光致抗蚀剂材料相结合的掩膜提供了要去除或建立的部分的图案。可以通过诸如等离子体增强化学气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)等公知的沉积方法来在晶圆上添加材料。光刻法、离子注入法、氧化法、刻蚀法以及沉积法都为COMS工艺方面的技术人员所熟知，但是还有同样适用于提供制造方法的其他技术存在或可用，这些技术都在本发明的范围内。

通常在“后端”工艺中制造金属层。当硅化步骤利用导电材料(例如，金属)的薄层覆盖了多晶硅和有源区后，沉积绝缘材料(例如，氧化物)层。可以使用光刻技术与等离子刻蚀结合的方法来去除氧化物，并形成“接触孔”。金属沉积在氧化层上并且沉积进入接触孔，形成与下面的层导电性耦接的金属层。再利用光刻技术除去金属的不需要部分以生成“金属I层”。通过重复沉积绝缘体、刻蚀接触孔、沉积金属以及刻蚀金属的步骤来生成另外的金属层。值得注意的是，尽管图1示出了由3金属层CMOS工艺(图1的部件8、7、6)制成的结构，但是实施例不限于3金属层工艺。在一个实施例中，器件在具有多金属层的CMOS工艺中形成，其中，距离本征栅极最远的层形成保护环，距离本征栅极最近的层形成浮栅。在一些实施例中，CMOS工艺具有的层多于3层、多于4层、多于5层、多于6层、多于7层、多于8层、多于9层、多于10层或多于11层。保护环同样可以包括多层，并且一层或多层的保护环可以与一个或多个浮栅层处于相同的水平(保护环和浮栅结构被绝缘材料横向隔开)。在图1的截面图中示出的示例性实现示出了至少局部包围浮栅结构的ESD保护结构8。在平面图中，ESD结构形成的环局部地(图3)或完全地(图2)包围ISFET的感测栅极。保护环的各部分被隔开，将浮栅的顶层暴露于在钝化层/感测层12处存在的离子电荷。保护环比浮栅结构的顶层7距离感测层12更近，使得从所述感测层到保护环的电阻抗小于从所述感测层到浮栅结构的电阻抗。如图3所示，ESD保护结构不一定为环形，而可以设计成任意形状。该结构可以不完全包围ISFET感测栅极，但是距离ISFET浮栅足够近，以便为静电冲击提供优先路径。在一些实施例中，在所述的ESD保护结构和ISFET浮栅之间的横向距离(图1至图3中的距离“a”)优选小于0.5 μ m、小于I μ m、小于10 μ m、或小于100 μ m。距离越短，ESD保护越好。当ESD事件出现时，电荷会寻找最低阻抗路径来放电。(例如，用金属层3实现的)保护环8与(例如，用金属层2实现的)浮栅顶层7相比，提供了更低阻抗路径。当ESD事件出现时，只要存在一条耗散累积的电荷的导电路径，则不必将保护环直接接地。导电路径可以由以下器件中的一种或多种制成:可以置于CMOS芯片的内部或CMOS芯片的外部的金属导体、二极管、电阻器、薄氧化层MOSFET或电容器。制成导电路径的器件并不局限于上述器件。图2是示 出了保护环8包围浮栅结构的顶表面7的实施例的平面图示。流体样本与钝化层提供的感测层12接触。应当理解的是，部件8、7、12均在不同层。示出的形状、相对尺寸和位置仅用于示例目的。虽然该器件的部件的尺寸可能大不相同，但某些尺寸将由所使用的CMOS工艺决定。在示例性实施例中: 每个金属层的厚度为0.5 μ m至1.5 μ m ;.浮栅的宽度或直径为0.1 μ m至1000 μ m ；.保护环与浮栅之间的横向间隔“a”为0.1 μ m至100 μ m (可替换地，保护环和浮栅的边缘可以重叠至20%)； 保护环的宽度为0.Ιμ 至ΙΟΟΟμ ; 保护环8与感测层12之间的阻抗小于浮栅7与感测层12之间的阻抗的50%，优选小于浮栅7与感测层12之间的阻抗的30%，更优选小于浮栅7与感测层12之间的阻抗的20%。在另一实施例中(如图3所示)，ESD保护结构包括两个或多个分布在受保护的浮栅周围的ESD保护元件8。示出的形状、相对尺寸和位置仅用于示例目的。可以形成包括多个ISFET的阵列，例如该阵列包括8个ISFET、多于10个的ISFET、多于100个的ISFET、多于1000个ISFET、多于10000个ISFET、多于100000个ISFET。单个ESD保护结构可以保护几个ISFET，或者针对每个ISFET都有一个ESD保护结构，或者针对每个ISFET都有多个ESD保护结构。图4示出了 ISFET示例阵列的平面图。上面的八个ISFET的阵列示出了每个浮栅顶层7均被保护环8包围。下面的阵列示出了可替换的分布，其中多个浮栅被一个保护环8包围。图5示出了 ESD保护结构8可以如何包括分布在一个或多个受保护的浮栅结构周围的任意形状的焊盘。图6示出了 ESD保护结构可以包括经过几乎所有ISFET阵列的附近的连续区域。在使用中，ISFET或ISFET的阵列的感测层12被布置为与流体样本接触。通常相对于ISFET需要用来传送或承载流体的微流控结构。样本将包含一定浓度的离子，离子浓度可通过ISFET以通常的方式检测出。若在流体或微流控结构中出现ESD冲击，则感测层12将经受较高的静电势。ESD保护结构8通过为该表面提供比与浮栅表面7的阻抗更小的阻抗来保护ISFET。ESD保护结构8接受电荷，并且优选提供低阻抗路径(例如，通过连接的电路13)来将电荷传送到地。可以将放电电路13耦接到保护环8上，从而提供受控的接地管道。图8示出了具有用来将保护环上的电荷放电到电源电压轨(power supply voltages rail)Vdd或Vss的二极管14的保护电路实施例，其中放电方向取决于静电荷的极性。电源轨钳位电路(RailClamp Circuit) 15通过释放电源轨之间的任何静电荷来防止电源短路。在优选实施例中，ESD结构通过一系列的相互连接的通孔和金属层连接至衬底。衬底本身可以随后接地或者连接至放电电路。图7是该实施例的截面图。ESD结构与衬底的连接可能为衬底中的阱18，以形成二极管结。每个ESD元件8可以通过这些通孔和金属层连接至衬底，或者连接至衬底的一个ESD元件8同样可以连接至下一个ESD元件。在附图中示出了以下部件:1.硅衬底2.源极扩散区3.漏极扩散区4.栅极氧化层5.多晶硅栅极6.由金属I形成的浮栅7.由金属2形成的浮栅8.由金属3形成的ESD保护环9.金属I与多晶硅栅极的触点10.金属2与金属I的触点11.金属间电介质12.顶部钝化层/感测层13.ESD放电电路14.二极管15.ESD电源轨钳位电路16.Vdd17.Vss18.衬底中的阱优选实施例可以具有以下属性中的一种或多种:.ESD保护结构为环形。.ESD保护结构是经过阵列的几乎所有ISFET的附近的连续区域。*ESD保护结构由一个或多个靠近ISFET器件放置的导电元件形成，其中所述导电元件没有形成围绕ISFET器件的浮栅的封闭圆环。.圆环具有一个金属层的厚度；宽度为相似的幅值。.圆环可以是开放式的或封闭式的；并且在平面图中为圆形、矩形、或大致上沿着浮栅的轮廓。
权利要求
1.一种器件，包括静电放电保护结构、具有浮栅的离子敏感场效应晶体管(ISFET)、以及位于所述浮栅之上的感测层， 所述器件配置成使得从所述感测层至所述静电放电保护结构的电阻抗小于从所述感测层至所述浮栅的电阻抗。
2.如权利要求1所述的器件，所述器件具有平面的层状结构，并且所述静电放电保护结构位于所述感测层与所述浮栅之间的平面中。
3.如权利要求1所述的器件，其中所述感测层距离所述静电保护结构比距离所述浮栅更近。
4.如前述权利要求中任一项所述的器件，其中所述器件配置成使得在使用中所述感测层与流体样本接触。
5.如前述权利要求中任一项所述的器件，其中所述浮栅结构和所述静电保护结构均由一个或多个平面金属结构提供。
6.如前述权利要求中任一项所述的器件，其中所述感测层是钝化层，优选包括氮化硅。
7.如前述权利要求中任一项所述的器件，其中所述静电放电保护结构的形式为实质上平面的闭环轨迹。
8.如权利要求7所述的器件，其中所述闭环轨迹的平面宽度大于所述浮栅的平面宽度。
9.如权利要求1至6中任一项所述的器件，其中所述静电放电保护结构包括多个分立的导电元件。
10.如前述权利要求中任一项所述的器件，其中通过无源导电部件、电源轨钳位电路和二极管中的一种或多种来将所述静电放电保护结构耦接到电气接地和/或所述器件的电源轨。
11.如前述权利要求中任一项所述的器件，还包括连接至所述静电放电保护结构的衬底基底，所述衬底优选连接到地。
12.一种包括半导体衬底和多层分层体的器件，所述多层分层体包括感测层、用来形成静电放电保护结构的金属层、以及用来形成浮栅结构的一层或多层金属层， 其中所述静电放电保护结构位于所述浮栅结构与所述感测层之间的层处。
13.—种制造如前述权利要求中任一项所述的器件的方法，所述方法包括步骤: 1)沉积并选择性去除绝缘材料，以形成栅极绝缘体； 2)在所述栅极绝缘体的顶部沉积并选择性去除导电材料，以形成浮栅； 3)在所述浮栅的顶部沉积绝缘材料； 4)随后沉积并选择性去除导电材料，以形成静电放电保护结构； 5)在所述静电放电 保护结构的顶部沉积绝缘材料；以及 6)在所述绝缘材料上形成所述感测层。
14.如权利要求13所述的制造半导体器件的方法，还包括提供包括一种类型的半导体材料和另一种类型的掺杂阱的衬底。
15.如权利要求13或14所述的制造半导体器件的方法，其中选择性去除材料的各步骤使用光刻技术。
16.如权利要求13至15中任一项所述的制造半导体器件的方法，其中使用CMOS工艺来制造所述半导体器件。
17.如权利要求13至16中任一项所述的制造半导体器件的方法，其中所述浮栅和所述静电放电保护结构被布置为分离的金属层。
18.—种对如权利要求1至12中任一项所述的器件进行操作的方法，包括:至少在所述器件的使用期间，将 所述静电放电保护结构耦接至电气接地和/或耦接至所述器件的电源轨。
全文摘要
一种包括静电放电保护结构(8)、具有浮栅(5、6、7、9、10)的离子敏感场效应晶体管(ISFET)、以及位于浮栅之上的感测层(12)的器件。该器件配置成使得从感测层到静电放电保护结构的电阻抗小于从感测层到浮栅的电阻抗。该器件可以通过标准的CMOS工艺制造。
文档编号G01N27/414GK103154719SQ201180048547
公开日2013年6月12日 申请日期2011年10月6日 优先权日2010年10月8日
发明者大卫·加纳, 白桦 申请人:Dna电子有限公司