专利名称：用于修复硬核的扫描链测试结构的制作方法
技术领域：
本发明涉及一种扫描链测试结构，特别涉及一种用于测试含有大量硬核且面积敏 感芯片的扫描链测试结构。
背景技术：
由于测试成本的考虑，扫描链测试方法已经被广泛接受，而扫描链测试方法中最 关注的两个方面面积增加的比例以及故障覆盖率的高低。以

图1为例，组合逻辑通过导 线Lll，L12" Llm将信号输入到硬核中，由于它们的下一级在硬核里面，所以他们变得不可 观察，同样通过导线L21，L22…L2n从硬核输出信号，由于它们的源头在硬核里面，所以他 们同样变得不可控制。因为硬核的存在，使得周围的逻辑电路不可测，导致其周围的数字逻 辑的故障覆盖率下降，增加了坏片流出的可能性。传统的修复方法(见图2)为在硬核输入 端加入额外的寄存器(FF)，使得可观察，而在输出端也加入FF，使得可控制。在该修复方法 中，共需要M+N个(FF)，以及N个选择器(MUX)。

发明内容本发明要解决的技术问题是提供一种用于修复硬核的扫描链测试结构，其能解决 测试中硬核输入不可观测和输出不可控制的问题。为解决上述技术问题，本发明的用于修复硬核的扫描链测试结构，包括两个组合 逻辑单元，多个寄存器和多个选择器；还包括一个异或门，所述异或门接收来自第一组合逻 辑单元的信号；每个寄存器接收来自所述异或门的信号；每个选择器接收来自硬核的信号 和相应的寄存器的信号，并输出至第二组合逻辑单元。本实用新型的扫描链测试结构，解决了原有的扫描链中硬核的输入不可观测和输 出不可控制的缺点。与传统的修复结构相比，通过添加一个异或门和输出信号数目相等的 寄存器，这些寄存器的输出和硬核输出经过选择器连接到原有的逻辑上，既保证了原有的 功能，又增加后续逻辑的可控性，同时把硬核的输入信号经过异或门后同时连接到这些寄 存器的输入端，使得这些信号变成可观察。本实用新型用比较少的成本开销，使得硬核的输 入输出变成可观可控。
以下结合附图与具体实施方式
对本发明作进一步详细的说明图1为硬核扫描链测试结构示意图；图2为现有的硬核修复扫描链测试结构；图3为本实用新型的扫描链测试结构示意图。
具体实施方式
本实用新型的用于修复硬核的扫描链测试结构(见图3)，其包括两个组合逻辑，多个寄存器和多个选择器，其中组合逻辑1连接于硬核，组合逻辑1的输出信号作为硬核 的输入信号；还包括一个异或门(XOR)，接收来自组合逻辑1的信号；多个寄存器(FF)，每 个寄存器接收来自异或门的信号，如图3中的寄存器FF21 ；和多个选择器(MUX)，每个选择 器接收来自硬核的信号和相应的寄存器的信号，并输出至组合逻辑2，如图3中的选择器 MUXl。在上述结构中，寄存器和选择器的个数与硬核的输出信号数目相同。
在一个具体实例中，硬核的输入信号为M个，输出信号N个时，配置的异或门的输 入信号为M个，异或门的输出信号为N个，寄存器数量为N个，选择器数量为N个，其中M和 N为正整数。本实用新型的用于修复硬核的扫描链测试结构，针对现有技术的浪费，将硬核的 输入输出端进行通盘考虑，既达到的提高故障覆盖率的目的，又减少了额外寄存器的开销。 传统方法中，输入端寄存器只使用了观察性，输出端寄存器只使用了控制性。在本实用新型 的方法中，把这两组寄存器合并，这样既利用观察性又利用了控制性，从来减少了寄存器的 开销。在本实用新型的扫描链测试结构中，共需要N个FF，N个MUX，以及1个X0R，与原有 的修复方法相比，大约减少了 M个FF。与传统的修复结构相比，本实用新型的结构，通过添加一个异或门和输出信号数 目相等的寄存器，这些寄存器的输出和硬核输出经过选择器连接到原有的逻辑上，既保证 了原有的功能，又增加后续逻辑的可控性，同时把硬核的输入信号经过异或门后同时连接 到这些寄存器的输入端，使得这些信号变成可观察。本实用新型用比较少的成本开销，使得 硬核的输入输出变成可观可控。
权利要求1.一种用于修复硬核的扫描链测试结构，其包括两个组合逻辑单元，多个寄存器和多 个选择器，其特征在于还包括一个异或门，所述异或门接收来自第一组合逻辑单元的信 号；每个寄存器接收来自所述异或门的信号；每个选择器接收来自硬核的信号和相应的寄 存器的信号，并输出至第二组合逻辑单元。
2.按照权利要求1所述的扫描链测试结构，其特征在于所述第一组合逻辑单元连接 于所述硬核。
3.按照权利要求1或2所述的扫描链测试结构，其特征在于所述寄存器和选择器的 个数与所述硬核的输出信号数目相同。
4.按照权利要求2所述的扫描链测试结构，其特征在于当所述硬核的输入信号为M 个，输出信号为N个时，所述异或门的输入信号为M个，所述异或门的输入信号为N个，所述 寄存器数量为N个，所述选择器数量为N个，其中M和N为正整数。
专利摘要本实用新型公开了一种用于修复硬核的扫描链测试结构，其包括两个组合逻辑单元，多个寄存器和多个选择器；还包括一个异或门，所述异或门接收来自第一组合逻辑单元的信号；每个寄存器接收来自所述异或门的信号；每个选择器接收来自硬核的信号和相应的寄存器的信号，并输出至第二组合逻辑单元。本实用新型用比较少的成本开销，使得硬核的输入输出变成可观可控。
文档编号G01R31/3185GK201867471SQ201020606548
公开日2011年6月15日 申请日期2010年11月15日 优先权日2010年11月15日
发明者林玉新, 王永流 申请人:上海华虹集成电路有限责任公司