专利名称：无衬底引出半导体器件的栅介质层陷阱密度的测试方法
技术领域：
本发明涉及半导体器件的可靠性测试方法，特别涉及针对无衬底引出的半导体器 件(例如围栅器件)，测试其栅介质层中陷阱密度的方法。
背景技术：
半导体器件是制造电子产品的重要元件。半导体器件的更新换代推进了半导体技 术的发展和半导体工业的进步，特别是对中央处理器CPU和存储器的性能提升。从上世纪 末开始，芯片制造工艺发展十分迅速，先后从微米级别，一直发展到今天小于32nm的技术。在光刻技术提升有限，且先进光刻技术无法达到批量生产目的的背景下，不断减 小最小图形实现能力意味着成本的不断提高和成品率的下降。目前，以45nm平面管工艺为 例，该技术已经达到了工艺的极限，会引入严重的短沟道效应，致使器件的关态电流增大、 跨导减小等。提升半导体器件的栅控制能力已经成为目前的研究重点，而围栅器件则是可 以达到优秀的栅控能力、缓解短沟道效应的重要器件之一。同时，在一个新工艺投入使用时，这种工艺所制造的半导体器件的栅介质可靠性 测试也是十分重要的课题。半导体器件栅介质层中的电子、空穴陷阱，即某些悬挂键或者说 是缺陷，会导致器件的阈值电压漂移，开态电流减小，产生严重的负/正偏压温度不稳定性 (NBTI/PBTI)，同时增大栅漏电流，降低了器件的使用可靠性和使用寿命，因此针对介质层 中的陷阱的研究测试可以为器件制造提供优化方案，同时针对陷阱的可靠性测试也是表征 器件工作寿命的重要方式之一。针对传统平面管器件的较为准确的陷阱测试方法主要是电荷泵测试，这种测试要 求器件必须有衬底信号引出；而新型的器件，例如围栅器件，只有栅、源、漏三端引出，所以 经典的电荷泵测试无法应用在无衬底引出的器件上。目前，针对围栅器件其独有的三维环 绕型栅介质陷阱情况的测试，业已成为集成电路制造中关注的焦点问题。

发明内容
本发明的目的是弥补现有技术的空白，针对无衬底引出的半导体器件提供一种简 便有效的栅介质陷阱测试方法。本发明的技术方案如下一种无衬底引出半导体器件的栅介质层陷阱密度的测试方法，所述半导体器件的 源端和漏端相对于沟道的中心线呈左右对称结构，将半导体参数测试仪的探针分别与器 件的栅、源端和漏端连接，其中测试仪连接源端和漏端的探针及电缆连接线也是左右对称 的(即两根探针及电缆连接的长度相等且形状、结构对称)；首先控制半导体器件栅、源端 和漏端的偏压设置，使器件保持在一个不形成反型层且栅介质层陷阱不限制电荷的初始状 态；然后依次重复进行下述步骤1) ；3)，形成循环，同时在源端和漏端检测直流电流1)改变偏压设置并持续Tl时间，使多数载流子通过源端和漏端送入沟道，沟道产 生反型层，且部分反型层载流子被栅介质层陷阱限制；
2)改变偏压设置并持续T2时间，使反型层载流子分别引回源端和漏端，但已经被 栅介质层陷阱限制住的载流子不流回沟道；3)改变偏压设置并持续T3时间，使被栅介质层陷阱限制的载流子仅通过漏端流 出；最后，根据下述公式计算栅介质层陷阱密度Qt Qt = ^~‘LJzqFWL上式中，Is为源端直流电流；Id为漏端直流电流；W为器件的沟道宽度；L为器 件的沟道长度；q为单位电荷电量，Q= 1.62X10_19库仑；F为循环的周期频率，F= 1/ (T1+T2+T3)。优选的，上述方法中，所述初始状态时栅、源端和漏端的偏压设置分别为VgO、VsO 和 Vdl，其中 VgO = VsO = 0 0. 1VDD, Vdl = (0. 5 0. 75) VDD。优选的，上述步骤1)中Tl = 50-100微秒；栅、源端和漏端的偏压设置分别为Vgl、 VsO 和 VdO，其中 Vgl = (0. 9 1)VDD，VsO = VdO = 0 0. 1VDD,同时要求 VdO 与初始状 态设置的VgO相同；优选的，上述步骤2)中T2 = 5-10微秒；栅、源端和漏端的偏压设置分别为VgO、 Vsx, Vdx，其中 VgO < Vsx, 0 < Vsx < 0. 1VDD, Vdx = Vsx。优选的，上述步骤幻中T3 = 100-200微秒；栅、源端和漏端的偏压设置分别为 VgO、VsO 和 Vdl，其中 VgO = VsO = 0 0. 1VDD, Vdl = (0. 5 0. 75) VDD。本发明所提供的半导体器件栅介质层陷阱的测试方法能够非常简便而且有效的 测试出器件栅介质的质量情况，得出栅介质各种不同材料、不同工艺下的陷阱分布情况，要 求设备简单，且不损坏被测器件，测试成本低廉；且测试快速，在短时间内即可得到器件栅 介质陷阱分布，适于大批量自动测试；操作与经典的可靠性测试(电荷泵)兼容，简单易操 作，非常适用于新一代围栅器件制造过程中的工艺监控和成品质量检测，同时，也适用于其 他无衬底引出器件。


图1为本发明实施例所测试的围栅器件的剖面图。图2为半导体参数测试仪与器件连接关系示意图。图3a为实施例测试前初始状态，围栅器件剖面所处状态示意图。图北为实施例测试时序1时器件中的电子流动方向示意图。图3c为实施例测试时序2时器件中的电子流动方向示意图。图3d为实施例测试时序3时器件中的电子流动方向示意图。图4为实施例测试时序3时N型围栅器件的能带与电子流向示意图。图1 图4中1-被测器件；2-测试仪器；3-源端接触电缆和探针；4-漏端接触电缆和探针； 101-源端；102-漏端；103-沟道；104-栅介质层；105-栅；106-对称中心线；107-栅介质 陷阱；108-由源端提供，被靠近源端一侧的栅介质陷阱限制住的载流子；109-由漏端提供， 被靠近漏端一侧的栅介质陷阱限制住的载流子；110-由源端多数载流子形成的反型层；111-由漏端多数载流子形成的反型层；112-导带；113-价带；114-电子流动方向。图5为实施例在器件栅、源端、漏端施加电压逻辑图和这三端对应的电流输出情 况示意图，其中A为栅电压偏置时序图；B为漏端电压偏置时序图；C为源漏电压偏置时序 图；D为源端电流Is时序示意图；E为漏端电流Id时序示意图。图 5 中:501-Vgl ；502-Vg0 ；503-Vdl ；504_Vd0 ；505-Vdx ；506_Vs0 ；507-Vsx ； 508-+Ql+Q2(“ + ”代表流入此端，“-”代表流出此端，下同)；509—Q2 ；510-+Q3+Q4 ；511—Q4 ； 512—Q1-Q3。
具体实施例方式下面以围栅结构的器件为例详细描述本发明的方法，但本领域技术人员应当理 解，本发明的栅介质陷阱测试方法同样适用于其他无衬底引出器件。围栅器件的剖面图如图1所示，该器件的源端101和漏端102以沟道103 —半处 为中心线106呈左右对称结构，环绕型的栅105通过栅介质层104与源101、漏102和沟道 103隔离。将半导体参数测试仪2的三个测试探针分别连接到该围栅器件1的栅、源端和漏 端，其中连接源端和漏端的两个探针及其电缆连接线3和4的长度和形成保持左右对称，如 图2所示。针对对该围栅器件进行栅介质陷阱密度的测试，步骤如下1)初始状态分别将探针A、探针B、探针C连接到围栅器件的栅、源端、漏端后，将探针A、探针 B、探针C的偏压设定为VgO、VsO和Vdl，如图5中所标记的初始状态位置偏压设置所示。初始状态要求探针B和探针C的电缆连接线长度和形状保持对称，测试仪器到被 测试围栅器件中心结构要对称。这里，VgO和VsO可以取为地信号，即零偏压，或者可以取本围栅器件关态工作电 压VSS，但保证此时VgO = VsO ；Vdl可以取大于器件开态工作电压(VDD) —半的值，比如 2/3VDD，此时器件内部状态如图3a所示沟道103区域为无反型层；同时栅介质层104绝大 多数电荷陷阱被排空，即无源漏内的多数载流子被栅介质陷阱107捕获。2)时序1过程通过仪器自动控制，将探针A、探针C端口电压同时改变至Vgl、VdO，探针B保持不 变，如图5中所标记的时序1状态偏压设置所示。Vgl可以取VDD，VdO可以取取本围栅器件关态工作电压VSS或者零偏压，同时要 确保VdO与VgO相同。此时器件内部的载流子形成反型层，一段很短的时间后，在电场的作 用下，载流子被栅介质层陷阱捕获。这里，反型层载流子来源于源端和漏端，即探针B和探针C，因为已经在初始状态 将测试仪器到探针B和探针C的通路设计为严格对称，所以反型层一半来源于源端，即探针 B ；另外一半来源于漏端，即探针C。由于电子/空穴陷阱的性质，认为在栅压Vgl形成的垂 直电场作用下填充源端侧面陷阱的载流子108来源于源端所提供的反型层，而填充漏端侧 面陷阱的载流子109来源于漏端所提供的反型层。这两部分被陷阱限制住的电荷量分别为 Ql和Q3。由于对称性，可认为Ql Q3，如图3b所示。时序1持续一段时间Tl，Tl与栅介质层104材料、厚度和沟道103长度相关，大约 为50-100微秒，达到图北所示状态，积累层区域稳定，积累层中由源端101所提供的部分(即由源端多数载流子形成的反型层110)电荷量为Q2 ；而由漏端102所提供的部分(即由 漏端多数载流子形成的反型层111)电荷量为Q4。由于对称性，可认为Q2 Q4，如图北所示。3)时序2过程通过仪器自动控制，将探针A、探针B、探针C端口电压同时改变至VgO、Vsx、Vdx， 保证VgO < Vsx = Vdx < 1/10VDD。如图5中所标记的时序3状态偏压设置所示。此时反型层110和111的电荷Q2、Q4在VgO、VSx、Vdx的作用下分别被反向抽取回 源端101和漏端102。此时序时间T2极短，约为5-10微妙。Ql和Q3这两部分载流子由于 无强场趋势，所以没有足够的时间逃离被限制状态，仍保存在陷阱中。视围栅器件尺寸和开 启电压VDD而定。围栅内反型层载流子和被陷阱限制部分载流子分布和走势图如图3c所示。4)时序3过程通过仪器自动控制，将探针A、探针B、探针C端口电压同时改变至VgO、Vdl、* VsO，具体偏压设置同初始状态，此时由于Vdl的作用，栅介质层中陷阱所限制住的载流子 将跳出被限制状态，进入沟道103形成沟道自由载流子，在漏端电压作用下返回漏端102， 这部分载流子的电荷量将为Q1+Q3。此过程保持一定的时间T3，T3约为100-200微秒，同 样视围栅器件的尺寸和介质层材料而定。如图3d所示。图4说明了时序3的能带(导带112和价带113)结构和被陷阱限制载流子逃脱 陷阱控制后的走向114。在图4中假设围栅器件为N型器件，多数载流子为电子，但本发明 不仅限于N型器件。幻当时序3进行完毕，仪器系统自动控制重复时序1、时序2、时序3，形成循环， 同时探针B、探针C记录直流电流输出情况，即对所得的交流电流在一个比较大的时间范围 (如500毫秒)内进行平均。这样，在时序1、时序2、时序3这样一个周期内，流经源端(探针B)的多数载流子 数量为(注“ + ”代表流入，“_”代表流出)+01 +02 —020+Ql时序1 时序2 时序3 —个周期流经漏端(探针C)的多数载流子数量为±Q3 1-Q4-Q1-Q3=Ql时序1 时序2 时序3 —个周期所以，在一个周期内，漏端/源端所能监控到的净电荷量为Q1。当形成多个周期后，漏端/源端可以得到一个平均后的直流电流值，可以表示为 如下公式I Is = I Id = IqXQlXFF = 1/(T1+T2+T3)其中Is为源端直流电流，Id为漏端直流电流，Ql为由源端提供的被围栅器件的 一半栅介质层陷阱限制住的载流子数量，F为周期频率，q为单位电荷电量，q = 1. 62 X 10_19 库仑。假设单位介质层陷阱密度为Qt，那么可以通过监控Tl、T2、T3、Is、Id，且利用已知参 数围栅器件沟道宽度W、围栅器件沟道长度L和常量q来表示，如下
Qt 二 Vl 1 1qFWL其中将Id和Is的绝对值做平均是为了取出参数提取中的误差。上述实施例针对围栅器件给出了栅介质陷阱密度的测试方法，该方法同样适用于 其他无衬底引出半导体器件，如超薄体SOI器件(UTBSOI)的栅介质质量检测。
权利要求
1.一种无衬底引出半导体器件的栅介质层陷阱密度的测试方法，所述半导体器件的源 端和漏端相对于沟道的中心线呈左右对称结构，将半导体参数测试仪的探针分别与器件的 栅、源端和漏端连接，并使测试仪连接源端和漏端的探针及电缆连接线左右对称；首先控制 半导体器件栅、源端和漏端的偏压设置，使器件处于不形成反型层且栅介质层陷阱不限制 电荷的初始状态；然后依次重复进行下述步骤1) ；3)，形成循环，同时在源端和漏端检测 直流电流1)改变偏压设置并持续Tl时间，使多数载流子通过源端和漏端送入沟道，沟道产生反 型层，且部分反型层载流子被栅介质层陷阱限制；2)改变偏压设置并持续T2时间，使反型层载流子分别引回源端和漏端，但已经被栅介 质层陷阱限制住的载流子不流回沟道；3)改变偏压设置并持续T3时间，使被栅介质层陷阱限制的载流子仅通过漏端流出；最 后，根据下述公式计算栅介质层陷阱密度Qt OtJm^qFWL上式中，Is为源端直流电流；Id为漏端直流电流；W为器件的沟道宽度；L为器件的沟 道长度；q为单位电荷电量，q= 1.62 X 10_19库仑；F为循环的周期频率，F = 1/(T1+T2+T3)。
2.如权利要求1所述的测试方法，其特征在于，所述初始状态时，栅、源端和漏端的偏 压设置分别为 VgO, VsO 和 Vdl，其中 VgO = VsO = 0 0. 1VDD, Vdl = (0. 5 0. 75) VDD。
3.如权利要求2所述的测试方法，其特征在于，所述步骤1)栅、源端和漏端的偏压设置 分别为 Vgl、VsO 和 VdO，其中 Vgl = (0. 9 1)VDD，VsO = VdO = 0 0. 1VDD，且 VdO 与初 始状态设置的VgO相同。
4.如权利要求2所述的测试方法，其特征在于，所述步骤幻栅、源端和漏端的偏压设置 分别为 VgO、Vsx、Vdx，其中 VgO < Vsx,0 < Vsx < 0. 1VDD, Vdx = Vsx。
5.如权利要求2所述的测试方法，其特征在于，所述步骤；3)栅、源端和漏端的偏压设置 分别为 VgO, VsO 和 Vdl，其中 VgO = VsO = 0 0. 1VDD, Vdl = (0. 5 0. 75) VDD。
6.如权利要求1所述的测试方法，其特征在于，所述步骤1)中Tl= 50-100微秒。
7.如权利要求1所述的测试方法，其特征在于，所述步骤2)中T2= 5-10微秒。
8.如权利要求1所述的测试方法，其特征在于，所述步骤幻中T3= 100-200微秒。
全文摘要
本发明提供了无衬底引出半导体器件的栅介质层陷阱密度的测试方法。所述器件的源漏左右对称，测试仪连接源漏的探针及电缆左右对称，首先控制栅、源、漏的偏压设置使器件处于不形成反型层且栅介质层陷阱不限制电荷的初始状态，然后通过改变偏压设置依次循环进行下述步骤1)将载流子通过源漏送入沟道产生反型层，且部分载流子被栅介质层陷阱限制；2)将反型层载流子分别引回源漏，但被栅介质层陷阱限制住的载流子不流回沟道；3)使栅介质层陷阱限制的载流子仅通过漏端流出；根据循环周期、器件沟道尺寸和源漏直流电流计算出栅介质层陷阱密度。该方法简便有效，设备简单，成本低廉，适用于无衬底引出器件，特别是围栅器件的栅介质层陷阱测试。
文档编号G01N27/60GK102053114SQ20101052876
公开日2011年5月11日 申请日期2010年11月2日 优先权日2010年11月2日
发明者樊捷闻, 王润声, 艾玉杰, 邹积彬, 黄如 申请人:北京大学