专利名称：具有高速输入输出装置的半导体集成电路装置的试验方法及试验装置的制作方法
技术领域：
本发明涉及一种具有高速输入输出装置的半导体集成电路装置的试验方法及试验装置、尤其是涉及对于具有采用将相邻的2个LSI按1对1连接的点对点连接方式并且在1GHz以上工作的下一代输入输出接口的半导体集成电路装置(LSI)，采用简单的构成就可高效进行该半导体集成电路装置的测试的具有高速输入输出装置的半导体集成电路装置的试验方法及试验装置。
背景技术：
近年来，随着光通信网的高速化、大容量化，目前的情况是微处理器的工作频率提高了30倍，硬盘装置的工作速度提高了25倍，网络[Ethernet(登录商标)]的传送速度提高了100倍，但另一方面，PCI(PeripheralComponent Interconnect)总线的传送速度却几乎没有变化。
但是，当进行运动图像或声频等流数据的处理时，希望传送速度进一步高速化。
在适应这样今后会更进一步高速化的下一代输入输出接口中，有采用把相邻的2个LSI按1对1连接的点对点连接方式来抑制多重反射的倾向，也有采用8位程度的窄数据宽度以便在高工作频率下也容易进行时钟相位差调整的的倾向。
采用这样的点对点连接或窄数据宽度，是因为容易采取以开关LSI为中心控制数据传送的网络结构，所以是适合于传送流数据的结构。
但是，这时，与具有宽数据宽度的总线接口相比，必须能在相当高的频率下工作。
例如，使用8位宽度的数据总线，要实现比使用32位宽度的PCI总线快10倍程度的数据传送速度，必需有可以在1GHz以上工作的高速输入输出电路。
因此，为了回应这样高速化的要求，可以预见具有LVDS(Low VoltageDifferential Signaling)等高速I/O的LSI的生产量今后会切实增长。
另外，这些高速I/O包括多路转换器或PLL(Phase Locked Loop)等，因此，在测试中对I/O部要求进行与现在使用的LFT(Loose FunctionTest)或DC测试不一样的测试，即要求高速化测试。
在目前技术规格下，探测器卡本身或LSI测试单体也可以进行超过1G位/秒的数据信号的测试。
但是，作为将这些组合而成测试系统整体，200M位/秒～400M位/秒程度的数据信号的测试已经达到极限，这可以参考附图7进行说明。
参考图7图7是以往的测试系统的概念性结构图。在以往的测试系统中，在负载板71的中央部上设置IC插座72，同时设置与该IC插座72连接的引出布线73，而且，该引出布线73与连接在LSI测试器74上的同轴电缆75连接。
而且，利用机械手76把试验对象器件DUT(Device Under Test)77安装固定于IC插座72中进行测试。
这时，从DUT77到作为波形检测部LSI的测试器74的布线长度(电缆长度)成为问题。
即，在时钟频率为1GHz以上的高频率信号中，受到与路线长度的平方成比例的皮肤效应或与路线长度成比例的电介质损失的影响，产生数字波形的畸变，因此，当从DUT77到作为波形检测部LSI的测试器74的布线长度长时，检测时钟频率超过1GHz的数字信号是困难的。
在这种状态下，开发了在负载板上安装模拟信号的测定电路或解析电路，使用通用逻辑测试器进行模拟测试的模拟BOST(Built-Out Self-Test)。
该BOST的优点可列举为第1，可以作包含外部接口的保证，第2，没有芯片的区域补偿，第3，芯片评价时的可观测性高等。
若考虑今后的用于具有高速I/O的LSI的BOST，上述第1和第3优点是高速I/O必须具备的条件，通过显著缩短前面说明的从DUT到信号检测部的布线长度，可以测试高速I/O。
另一方面，在半导体集成电路装置(LSI)中，有作为测试容易化设计，用边界扫描寄存器将LSI的内部分成I/O和内部逻辑的方案，以下参考附图8来说明。
参考图8图8是设置边界扫描寄存器的半导体集成电路装置的概念性结构图。半导体芯片81的外周部上设置边界扫描寄存器83，将I/O84、和由设置在内部的逻辑电路及存储器等构成的内部逻辑82分离。
根据使用这样的边界扫描寄存器，容易进行内部逻辑测试的同时，可以对高速I/O指定传发送号或者测试接收信号。
又，作为其他的测试容易化设计，提出了逻辑BIST(Built-In Self-Test)。以下参考附图9来说明。
参考图9图9是采用逻辑BIST的半导体集成电路装置的概念性的结构图。半导体芯片91中设置伪随机模式发生电路92及输出模式压缩电路93，且用扫描链94连接伪随机模式发生电路92和输出模式压缩电路93。
这时，设置在外部的LSI测试器95进行伪随机模式发生电路92的初始设定和取出输出模式压缩电路93的结果。
而且，测试模式与以往的不同，不是从LSI测试器95输出，而是从LSI内部的伪随机模式发生电路92输出，把LSI内部的测试结果传送给输出模式压缩电路93。
另外，伪随机模式发生电路92是例如由LFSR(Linear Feedback ShiftRegister)构成，而且，输出模式压缩电路93是例如由MISR(Multiple InputSignature Register)构成，根据该构成可以实现缩小半导体芯片92的区域补偿。
但是，BOST中一般有第1，受芯片的管脚数的制约，第2，负载板上必须有为安装测定电路或解析电路的安装空间，等的缺点。其中第1缺点对高速I/O测试中不会构成问题，但必须解决第2个有关安装空间的问题。
而且，考虑BOST的基础上进行高速I/O测试本身的课题是要适应以输入输出信号电平为首的各种各样的规格。
例如，高速I/O测试中存在必须适应输入输出信号水平[CML(CurrentMode Logic)、LVDS等]或高速信号处理技术[波形增强(预增强)，进行多值传送同时双方向传送等]的各种各样的规格的问题。
另一方面，逻辑BIST中，所存在的问题是为了进行I/O部的测试，不能对LSI内部进行封闭测试。

发明内容
本发明的目的在于，通过简单的板结构，针对每个I/O规格不用变更测试系统，也可以迅速地进行超过1GHz的高速I/O的测试。
图1是本发明的原理构成图。参考图1对本发明中用于解决课题的方式进行说明。
参考图1(1)本发明之一提供一种具有高速输入输出装置2的半导体集成电路装置1的试验方法，所具有的特征是在设置了用传送线路将具有高速输入输出装置2的半导体集成电路装置1的外部输出端子和外部输入端子连接的环路反馈通道4的负载板3上安装半导体集成电路装置1，利用设置在半导体集成电路装置1的内部的测试装置5和环路反馈通道4，在半导体集成电路装置1中试验高速输入输出装置2的动作。
这样，高速输入输出装置2，即，高速I/O的特性测试不是在设置在外部的LSI测试器中，而是根据利用设置在LSI内部的测试装置5和设置在负载板3的环路反馈通道4进行测试，可以在LSI内部中进行封闭自行测试，因为测试中可以缩短路线长度，所以不会出现数字波形畸变的问题，并且可以实现超过1GHz的试验。
(2)本发明之二，在本发明之一中，所具有的特征是设置在半导体集成电路装置1的内部中的测试装置5是由测试模式发生装置6，和把测试模式发生装置6发生的测试模式传送给高速输入输出装置2的边界扫描寄存器，和根据外部输入端子接收通过环路反馈通道4的输出的检查装置7构成。
这样，根据由发生发送数据模式的测式模式发生装置6、边界扫描寄存器及检查装置7构成的设置在LSI内部的测试装置5，高速I/O的特性测试可以在封闭状态下进行。
(3)本发明之三，在发明之一或发明之二中，所具有的特征是测试模式发生装置6是伪随机模式发生电路，而且，检查装置7是输出模式压缩电路。
这样，作为测试模式发生装置6最合适的是，由LFSR等构成的伪随机模式发生电路，而且，作为检查装置7最合适的是，由MISR等构成的输出模式压缩电路。因此，可以使LSI芯片的区域补偿变小。
(4)本发明之四提供一种具有高速输入输出装置2的半导体集成电路装置1的试验装置，所具有的特征是具有设置用传送线路将具有高速输入输出装置2的半导体集成电路装置1的外部输出端子和内部输出端子连接的环路反馈通道4的负载板3。
这样，根据设置环路反馈通道4的负载板3构成试验装置，不需要在BOST中安装必要的测定电路或解析电路时的空间，因此，可以使负载板3的构成简化。
(5)本发明之五，在发明之四中，所具有的特征是环路反馈通道4至少由设置在负载板3内的多层布线和将层位不同的布线层连接的过孔构成。
这样，通过利用负载板3内设置的多层布线而构成的环路反馈通道4，可以构成小面积负载板3内具有任意的线路长度的环路反馈通道4，从而可以使负载板3小型化。
(6)本发明之六，在发明之五中，所具有的特征是各布线层由共面结构的传送线路构成。
这样，根据用共面结构的传送线路形成构成环路反馈通道4的传送线路，可以在波形畸变小且延迟少的状态下传送1GHz以上频率的信号测试模式。
(7)本发明之七，在发明之五或之六中，所具有的特征是用多角形模式构成各布线层的弯曲处。
这样，根据各布线层的弯曲处，尤其是90°程度弯曲的地方利用多角形模式构成，可以缓和特性阻抗的不连续性。
(8)本发明之八，在发明之四～之七的任一项中，所具有的特征是构成高速输入输出装置2的同时，通过环路反馈通道4结合的输出装置和输入装置对中的环路反馈通道长度相互相等。
这样，根据使用环路反馈通道4结合的输出装置和输入装置对中的环路反馈通道长度相互相等，可以进行特性一致的高精度测试。


图1表示本发明的原理结构的说明图。
图2表示本发明实施方式的测试系统的概念性构成图。
图3表示具有高速I/O的LSI芯片的概念性构成图。
图4表示构成高速I/O的输出单元及输入单元的概念性构成图。
图5表示负载板的插座周边结构的说明图。
图6表示环路反馈通道的概念性构成图。
图7表示以往的测试系统的概念性构成图。
图8表示设置边界扫描寄存器的半导体集成电路装置的概念性构成图。
图9表示采用逻辑BIST的半导体集成电路装置的概念性构成图。
参考图2图2是本发明的实施方式的测试系统的概念性构成图。在设置环路反馈通道50的负载板40中安装了对应于高频特性好的FC-BGA(Flip ChipBall Grid Array)的插座41，在该插座41上设置DUT，即测定对象LSI芯片11，进行试验。
而且，LSI测试器42进行伪随机模式发生电路19的初始设定和从输出模式压缩电路20取出结果。
参考图3
图3是成为DUT的具有通过LSI内部的测试容易化设计而设计的高速I/O的LSI芯片11的概念性构成图。该LSI芯片11由设置在内部的逻辑电路和存储器构成的内部逻辑12、通过焊盘14与驱动器管脚连接的输出单元13、通过焊盘16与接收器管脚连接的输入单元15、由从内部逻辑12分离由输出单元13和输入单元15构成的高速I/O17的扫描链18构成的边界扫描寄存器、由通过扫描链18与输出单元13连接的LFSR构成的伪随机模式发生电路19、由通过扫描链18与输入单元15连接的MISR构成的输出模式压缩电路20构成。
而且，为了使图示简单，输出单元13和输入单元15按分别聚积各一方侧的状态表示。
这时，准备与1个I/O单元处理的并联数据的位数相同的扫描链18，图中1个I/O单元传送并接收4位的并联数据，因此准备4个扫描链18。
还有，在输出单元13上设置在来自内部逻辑12的数据和来自具有触发器21的扫描链18的数据之间进行切换的多路转换器22。
另一方面，在输入单元15中准备了在来自输入单元15的数据和来自前1个触发器31的数据之间进行切换的多路转换器32。
参考图4(a)图4(a)是构成高速I/O的输出单元13的概念性构成图。输出单元13由4B/5B编码器23、同步器24、多路转换器25、LVDS驱动器26、确定驱动器和发送时间的发送用电压控制振荡器27、及相位/频率比较器28构成。
该例中，从LSI内部接收作为输出的4位并联数据，4B/5B编码器23在该4位并联数据上附加1位，编码成5位数据。这时，所附加的位是为了使接收信号侧容易进行时钟再现，以避免“0”及“1”连续出现而被插入。
继而，同步器24中进行内部时钟和发送时钟的时间调整后，根据多路转换器25及LVDS驱动器26，将5位并联数据作为1位的串联数据以LVDS电平的差动信号(输出+，输出-)输出。
这时，相位/频率比较器28和发送用电压控制振荡器27构成的PLL产生频率为内部时钟的5倍的发送时钟。
参考图4(b)图4(b)是构成高速I/O的输入单元15的概念性构成图。输入单元15由LVDS接收器33、多路分离器34、同步器35、5B/4B译码器36、决定接收时间的接收用电压控制振荡器37、及相位/频率比较器38构成。
信号的流向与输出单元13相反，用LVDS接收器33接收传送线路传送过来的串联数据后，在多路分离器34中进行串联到并联的切换，同步器35取出与内部时钟同步的信号。
之后，在5B/4B译码器36中除去为时钟再现而附加的1位，译码成4位并联数据。
这时，接收时钟从相位/频率比较器38和接收用电压控制振荡器37构成的PLL传送过来的数据中再现。
继而，参考图5说明负载板的插座周边的构成。
参考图5(a)图5(a)是负载板40的插座41附近的概略的剖面图。该例中，LSI芯片11的输出端子面中设置的FC-BGA的左侧中配置高速I/O的驱动管脚29，在右侧配置接收管脚39。
而且，该例中，负载板40是由5层结构的多层布线电路基板构成，插座41的左侧的端子43使用负载板40上的第3布线层51被布线至附图的左端侧，其后，经过过孔52切换到第5布线层53被布线至附图的右端侧，再次，经过过孔54切换到第3布线层51被布线至插座41的右侧的端子44，由此构成环路反馈通道50。
参考图5(b)图5(b)是与第3布线层51的插座41的端子43连接的连接部的要部平面图。为了对应构成输出单元13的LVDS驱动器23的差动输出(输出+，输出-)，设置两根信号布线55，56和包围这些布线的接地布线57，58，同一层的布线层也构成用两侧的接地布线夹住排列差动信号的共面结构的传送线路。
而且，标号59，60，61是过孔的连接部。
布线宽度、布线间隔等的参数按照使传送线路的特性阻抗匹配于高速I/O的输入输出阻抗进行确定。
参考图5(c)图5(c)是负载板40的要部剖面图。设置信号布线55，56的布线层，这时第3布线层51的上下布线层62，63作为电源或者是接地布线，被这些夹住构成带状线。
而且，如上所述，信号布线55，56是将其两侧用接地布线57，58夹住的共面结构。
参考图6图6是概念性地表示这样的环路反馈通道50的构成的图。通过这样布线，实现各环路反馈通道50的长度相等的布线。
即，这时的环路反馈通道50线路长度取为300mm程度。
另外，使第3布线层51或第5布线层53等的布线曲折成90度作成多角形模式的弯曲部64来缓和特性阻抗的不连续性。
利用这样的测试系统，进行高速I/O的自动测试，但是高速I/O中要进行因时钟再现等的测试而连续的比特列的测试的时候很多，这时，对每一对输出单元-输入单元进行测试。
在该测试中，首先，将设置在LSI芯片11内部的伪随机模式发生电路19生成的模式系列通过与输出单元13连接的扫描寄存器依次传送到特定的输出单元，因此，为进行测试的特定的输出单元准备的多路转换器22进行切换使扫描寄存器侧的数据通过。
因此，该特定的输出单元将扫描寄存器传送过来的模式系列依次传送到负载板40上的构成环路反馈通道50的传送线路中。
另一方面，接收通过构成现在测试中的特定的输出单元和负载板40上的环路反馈通道50的传送线路连接的特定的输入单元15中传送过来的发送数据，该接收的数据是由输入单元连接的扫描寄存器依次传送到输出模式压缩电路20中。
这时，为输入单元15准备的多路转换器32切换到触发电路3 1侧，使得只有现在测试中的特定的输入单元与扫描寄存器连接，而其他则将接收数据依次传送到输出模式压缩电路20中。
这样一种模式系列传送接收结束以后，由输出模式压缩电路20压缩的数据被设置在外部的LSI测试器42读取，用测试对象的输入输出单元对判断是否正常地进行模式系列的传送。
之后，只进行输入输出单元对的个数次的上述测试循环。
通过使用这样的本发明的测试系统，有以下的优点。
1.可以进行用以往的LSI测试器很难实现的具有超过GHz的高速I/O的LSI的自行测试。
2.因为负载板上不需要设置测定电路或解析电路，所以可以缓和BOST的缺点即负载板上的安装空间。
3.因使用LSI的I/O本身的自行测试，所以不需要对每个I/O规格修改测试系统的设计。
以上说明了本发明的实施方式，而本发明没有限定于实施方式中记载的构成条件，可以进行各种变更。
例如，在上述实施方式中，在负载板内用共面结构构成形成环路反馈通道的传送线路，但也可以利用嵌入式电镀技术构成同轴结构。
而且，在上述实施方式中，环路反馈通道作为单一的线路长度的环路反馈通道，但也可以根据设置开关电路来切换传送通道，把环路反馈通道设定为任意一种线路长度。
还有，在上述实施方式中，用伪随机模式发生电路构成测试模式发生装置，但也可以不只是限定于狭义的伪随机模式发生电路，而是产生可以进行高速I/O特性试验的测试模式。
另外，在上述实施方式中，用输出模式压缩电路构成检查装置，但也可以不只是限定于狭义的输出模式压缩电路，而是对应于测试模式方式的检查装置。
(产业上的利用可能性)如上所述，有关本发明的具有高速输入输出装置的半导体集成电路装置的试验方法及试验装置适用于具有测试装置BIST的半导体集成电路装置的I/O的试验，尤其是适用于超过1GHz的高速I/O试验。
权利要求书(按照条约第19条的修改)1、(修正后)一种具有高速输入输出装置的半导体集成电路装置的试验方法，其特征在于，在设置了用传送线路将具有高速输入输出装置的半导体集成电路装置的外部输出端子和外部输入端子连接的环路反馈通道的负载板上安装所述半导体集成电路装置，利用设置在所述半导体集成电路装置内部的测试装置和所述环路反馈通道在所述半导体集成电路装置内部中试验所述高速输入输出装置的动作，该测试装置由测试模式发生装置、将所述测试模式发生装置发生的测试模式传送给所述高速输入输出装置的边界扫描寄存器、和通过所述外部输入端子取入经过了所述环路反馈通道的输出的检查装置构成。
2、(删除)3、根据权利要求1所述的具有高速输入输出装置的半导体集成电路装置的试验方法，其特征在于，所述测试模式发生装置是伪随机模式发生电路，而且，所述检查装置是输出模式压缩电路。
4、(修正后)一种具有高速输入输出装置的半导体集成电路装置的试验装置，其特征在于，包括设置了用传送线路将半导体集成电路装置的外部输出端子和内部输出端子连接的环路反馈通道的负载板，该半导体集成电路装置具有高速输入输出装置，同时具有由测试模式发生装置、将所述测试模式发生装置发生的测试模式传送给所述高速输入输出装置的边界扫描寄存器、和通过所述外部输入端子取入经过了所述环路通道的输出的检查装置构成的内部测试装置。
5、根据权利要求4所述的具有高速输入输出装置的半导体集成电路装置的试验装置，其特征在于，所述环路反馈通道至少由设置在所述负载板内的多层布线和将层位不同的布线层之间连接的过孔构成。
6、根据权利要求5所述的具有高速输入输出装置的半导体集成电路装置的试验装置，其特征在于，所述各布线层由共面结构的传送线路构成。
7、根据权利要求5所述的具有高速输入输出装置的半导体集成电路装置的试验装置，其特征在于，用多角形模式构成所述各布线层的弯曲处。
8、根据权利要求4所述的具有高速输入输出装置的半导体集成电路装置的试验装置，其特征在于，构成所述高速输入输出装置，同时通过所述环路反馈通道结合的输出装置和输入装置对中的环路反馈通道长度相互相等。
权利要求
1.一种具有高速输入输出装置的半导体集成电路装置的试验方法，其特征在于，在设置了用传送线路将具有高速输入输出装置的半导体集成电路装置的外部输出端子和外部输入端子连接的环路反馈通道的负载板上安装所述半导体集成电路装置，利用设置在所述半导体集成电路装置的内部的测试装置和所述环路反馈通道，在所述半导体集成电路装置内部中试验所述高速输入输出装置的工作。
2.根据权利要求1所述的具有高速输入输出装置的半导体集成电路装置的试验方法，其特征在于，设置在所述半导体集成电路装置内部的测试装置是由测试模式发生装置、将所述测试模式发生装置发生的测试模式传送给所述高速输入输出装置的边界扫描寄存器、和通过所述外部输入端子取入经过了所述环路反馈通道的输出的检查装置构成。
3.根据权利要求1所述的具有高速输入输出装置的半导体集成电路装置的试验方法，其特征在于，所述测试模式发生装置是伪随机模式发生电路，而且，所述检查装置是输出模式压缩电路。
4.一种具有高速输入输出装置的半导体集成电路装置的试验装置，其特征在于，具有设置用传送线路将具有高速输入输出装置的半导体集成电路装置的外部输出端子和内部输出端子连接的环路反馈通道的负载板。
5.根据权利要求4所述的具有高速输入输出装置的半导体集成电路装置的试验装置，其特征在于，所述环路反馈通道至少由设置在所述负载板内的多层布线和将层位不同的布线层连接的过孔构成。
6.根据权利要求5所述的具有高速输入输出装置的半导体集成电路装置的试验装置，其特征在于，所述各布线层由共面结构的传送线路构成。
7.根据权利要求5所述的具有高速输入输出装置的半导体集成电路装置的试验装置，其特征在于，用多角形模式构成所述各布线层的弯曲处。
8.根据权利要求4所述的具有高速输入输出装置的半导体集成电路装置的试验装置，其特征在于，构成所述高速输入输出装置，同时通过所述环路反馈通道结合的输出装置和输入装置对中的环路反馈通道长度相互相等。
全文摘要
提供一种具有高速输入输出装置的半导体集成电路装置的试验方法及试验装置，用简单的板的构成，不需要对应每个I/O规格变更测试系统而迅速地进行超过1GHz的高速I/O的测试。在设置了用传送线路将具有高速输入输出装置(2)的半导体集成电路装置(1)的外部输出端子和外部输入端子连接的环路反馈通道(4)的负载板(3)上安装半导体集成电路装置(1)，利用设置在半导体集成电路装置(1)的内部的测试装置(5)和环路反馈通道(4)，在半导体集成电路装置(1)内部中试验高速输入输出装置(2)的工作。
文档编号G01R31/28GK1599869SQ0282426
公开日2005年3月23日 申请日期2002年12月3日 优先权日2001年12月4日
发明者佐佐木守 申请人:独立行政法人科学技术振兴机构