专利名称：基于fpga的高速电能质量处理单元的制作方法
技术领域：
本实用新型涉及一种基于FPGA的高速电能质量处理单元，尤其是利用FPGA构成的电能质量前端数据并行处理单元，属于供电监测及嵌入式电子技术领域。
背景技术：
当前针对电力系统的电能质量在线监测系统应用越来越广，国内外一批厂家针对市场需求开发了一系列电能质量在线监测装置，目前市场上所见的电能质量在线监测装置的信号采集及计算处理部分均采用DSP(数字信号处理器)来实现；例如美国某公司采用ADI的ADSP21XX来实现信号采集及信号处理；国内厂家有采用TI的TMS320MS^12及 TMS320MS6713来实现信号采集及处理的方案。DSP芯片，也称数字信号处理器，是一种具有特殊结构的微处理器。DSP芯片的内部采用程序和数据分开的哈佛结构，具有专门的硬件乘法器，广泛采用流水线操作，提供特殊的DSP指令，可以用来快速地实现各种数字信号处理算法。与通用微处理器相比，DSP芯片的其他通用功能相对较弱些。DSP芯片的优势在于其简单易用，适合用于一般通用的数字信号处理场合；目前，在全球电子市场中，针对大用量的信号处理领域，不断有厂家推出ASIC芯片解决方案，在提升性能的同时大幅降低了系统成本，例如，用于高清视频采集的H. 264解决方案，采用ASIC芯片方案的成本比实现相同功能的DSP方案成本降低了 4倍，同时使得软件开发工作量及难度大幅度降低，加快了产品的开发周期。综上所述，DSP芯片的优势在于高速的数据处理能力，从宏观上看比较适合应用于电能质量在线监测装置中专门用于数据采集及数据处理。但是，理论和实际应用表明，DSP芯片作为数据采集和处理仍然存在一定问题，主要是(1)无法实现多通道并行处理。虽然DSP芯片本身的处理速度极快，但仍然是基于流水线的操作，并不能在硬件上实现真正的并行处理。2)DSP的通讯接口部分功能非常弱。若需要在DSP与主处理单元之间交互数据往往需要借助于双端口 RAM，而双端口 RAM本身并不可能做到足够大，传输大数据量数据需要分多帧传输，传输效率极其低下，且增加了整体的系统成本。(3)虽然具有快速的中断处理和硬件I/O支持，但具体的数据处理算法仍然依赖于软件编程，在处理上仍然存在一定的延时且响应速度受制于软件负荷。(4)采样速度受限。由于不具备硬件自处理能力，其对模拟信号输入的采样速度受限，基于外部中断方式的采样或基于查询方式的采样均不可能做到很高，目前国际国内常见的采样率大都为256点/周波或128点/周波。(5)DSP芯片内部存储空间较小，大量的数据交换导致整个系统效率低下。按电能质量监测国家标准及国际标准要求，数据窗为10个周波数据，而DSP芯片本身受制于工艺及成本，片内的SRAM空间一般不能大到足以支持对该数据窗进行存储，由此不得不将数据存储于片外存储器，处理时再从片外读入进行处理。而目前DSP芯片的外部存储器大都速度不高，整个处理单元的速度瓶颈存在于外部总线接口上，从而造成DSP的整体处理效率低下。由此可见，基于DSP的电能质量数据采集和处理单元具有一些先天的局限性。FPGA (Field Programmable Gate Array)即现场可编程门阵列，它是在 PAL、GAL、 EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个新概念，内部包括可配置逻辑模块CLB (Configurable Logic Block)、输出输入模块 IOB (Input Output Block) 和内部连线(Interconnect)三个部分。FPGA芯片内还设有多端口内存控制器MPMC，MPMC通过NPI接口分别与AD采样状态机、频率计算模块及录波控制模块连接。FPGA芯片内的AD采样状态机得到的AD转换数据实时通过数据输出传到FFT计算模块，FFT计算模块的计算结果通过写控制逻辑传送到双端口 RAM ；AD采样状态机得到的AD转换数据实时通过数据输出传送到总有效值计算模块，总有效值计算模块的计算结果通过写控制逻辑传送到双端口 MM ；AD采样状态机得到的AD转换数据实时通过数据输出传送到暂态检测模块，暂态检测模块若检测到有暂态事件发生，则通过逻辑输出通知录波控制模块，录波控制模块随即通过NPI (native port interface)接口及多端口内存控制器MPMC从片外取得原始数据并通过录波数据传输逻辑写入到双端口 RAM中；AD采样状态机得到的AD转换数据同时实时通过NPI接口及多端口内存控制器MPMC将原始采样数据写入到片外；频率计算模块通过NPI接口从片外取得AD转换的原始数据并计算得到相应的系统频率，计算结果通过读写控制逻辑写入到双端口 RAM 中，同时将此结果通过频率跟踪输出输出到采样脉冲生成模块；采样脉冲生成模块根据此频率跟踪输出的结果得到AD采样脉冲。FPGA的基本特点主要有1)采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。2)FPGA内部有丰富的触发器和1/0引脚。3)FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。4) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

实用新型内容本实用新型的目的在于，提出一种基于FPGA的高速电能质量处理单元，解决目前电能质量数据采集及处理单元的速度瓶颈，为完全参照新的国家标准实现对电能质量在线监测指标进行处理提供支撑，全面提升产品的性能及指标。为解决以上技术问题，本实用新型所提供的一种基于FPGA的高速电能质量处理单元，包括FPGA芯片，所述FPGA芯片中包括AD采样状态机、双端口 RAM、FFT计算模块、总有效值计算模块、暂态检测模块、频率计算模块、采样脉冲生成模块及录波控制模块；所述 FPGA芯片内还设有多端口内存控制器MPMC，所述MPMC通过NPI接口分别与所述AD采样状态机、频率计算模块及录波控制模块连接；所述双端口 RAM通过CPU异步总线与CPU连接； 外部的1588脉冲输入及GPS脉冲输入分别接入所述采样脉冲生成模块的输入端，所述采样脉冲生成模块的输出端通过AD采样脉冲接入AD器件的输入端；所述AD采样状态机的输出端通过AD控制总线接入所述AD器件的输入端，所述AD器件的输出端通过AD数据总线接入所述AD采样状态机的输入端；所述MPMC通过DDR总线与DDR SDRAM连接。相对于现有技术，本实用新型取得了以下有益效果⑴采样率，DSP方案中通常采用外部中断或者查询的方式来实现对模拟信号的采样，由于DSP的核心处理单元只有一个，因此，中断或查询的频率直接受制与处理单元的处理能力，与此同时，DSP的核心处理单元还需要完成其它的计算及处理，若采样率过高必然造成核心处理单元不堪重负而无法工作；而在本实用新型的FPGA方案中，采样的处理由独立的处理单元来完成，采样率的负荷只与采样处理单元相关，因此，就采样率而言，采用FPGA方案相对于DSP方案具有不可比拟的优势。0)FFT计算，DSP方案中，FFT计算需要由DSP通过软件执行来实现，在这种状况下，所有的计算需要串行处理，若针对多通道的计算，则所耗费时间为单通道计算处理时间χ通道数；而在FPGA方案中，多路通道可以并行进行FFT计算，这样其耗费时间仅为单通道计算处理时间。作为本实用新型的优选方案，所述FPGA芯片采用)(C3SD1800A型芯片。作为本实用新型的优选方案，所述AD器件采用AD7606芯片。
以下结合附图对本实用新型作进一步的说明。

图1为本实用新型基于FPGA的高速电能质量处理单元的结构框图。图2为FPGA芯片内的结构框图。图3为FPGA芯片内的MPMC的DDR总线与外部DDR SDRAM的连接图。 图4为DDR SDRAM与FPGA芯片内的MPMC的DDR总线的连接图。图5为AD7606的接线图。图6为AD数据总线的线路图。图7为)(C3SD1800A与GPS脉冲输入、1588脉冲输入、AD采样脉冲及AD数据总线
的接线图。图8为XC3SD1800A与CPU异步总线的连接图。图中1、MPMC ；2、AD采样状态机；3、双端口 RAM ；4、FFT计算模块；5、总有效值计算模块；6、暂态检测模块；7、频率计算模块；8、采样脉冲生成模块；9、录波控制模块；10、NPI 接口 ；11、NPI接口 ；12、录波数据传输逻辑；13、写控制逻辑；14、写控制逻辑；15、频率跟踪输出；16、读写控制逻辑；17、NPI接口 ；18、GPS脉冲输入；19、1588脉冲输入；20、AD采样脉冲；21、AD控制总线；22、AD数据总线；23、DDR总线；24、CPU异步总线；25、数据输出；26、数据输出；27、数据输出；28、逻辑输出；29、FPGA芯片；30、DDR SDRAM ;31、AD器件。
具体实施方式
如图1及图2所示，FPGA芯片四通过CPU异步总线M与CPU交互数据，同时，通过DDR总线23与DDR SDRAM (Double Data Rate SDRAM的缩写，即双倍速率同步动态随机存储器)30连接，此外GPS脉冲输入18及1588脉冲输入19输入到FPGA芯片29，AD采样脉冲20与AD控制总线21及AD数据总线22与AD7606连接。FPGA芯片四内的AD采样状态机2通过AD控制总线21及AD数据总线22来读取 AD的转换结果，AD采样脉冲20由FPGA芯片四内的采样脉冲生成模块8根据GPS脉冲输入18、1588脉冲输入19及频率跟踪输出15共同作用得到；AD采样状态机2得到的AD转换数据实时通过数据输出25传到FFT计算模块4，FFT计算模块4的计算结果通过写控制逻辑13传送到双端口 RAM3 ；AD采样状态机2得到的AD转换数据实时通过数据输出沈传送到总有效值计算模块5，总有效值计算模块5的计算结果通过写控制逻辑14传送到双端口 RAM3 ；AD采样状态机2得到的AD转换数据实时通过数据输出27传送到暂态检测模块6，暂态检测模块6若检测到有暂态事件发生，则通过逻辑输出观通知录波控制模块9，录波控制模块9随即通过NPI接口 11及多端口内存控制器MPMCl从片外DDR SDRAM 30中取得原始数据并通过录波数据传输逻辑12写入到双端口 RAM3中；AD采样状态机2得到的AD转换数据同时实时通过NPI接口 10及多端口内存控制器MPMC 1将原始采样数据写入到片外的 DDR SDRAM中；频率计算模块7通过NPI接口 17从片外DDR SDRAM中取得AD转换的原始数据并计算得到相应的系统频率，计算结果通过读写控制逻辑16写入到双端口 RAM3中，同时将此结果通过频率跟踪输出15输出到采样脉冲生成模块8 ；采样脉冲生成模块8根据此频率跟踪输出的结果及外部GPS脉冲输入18及1588脉冲输入19得到AD采样脉冲20并输出到片外AD器件31。本实施例的FPGA芯片采用XC3SD1800A，AD器件31采用AD7606。具体电路及有关说明如下图3及图4为FPGA芯片内的MPMC的DDR总线与外部DDR SDRAM的连接图， XC3SD1800A通过FPGA芯片内的多端口内存控制器MPMC的DDR总线与外部的型号为 MT47H64M16的DDRSDRAM连接，其中采用兼容设计，使得可以通过装焊不同型号的芯片来得到不同的DDR SDRAM容量。图5及图6为AD器件与AD数据总线的接线图，处理单元的模拟信号采集部分采用AD7606，为8通道同步16位AD转换器。如图7所示，XC3SD1800A通过AD数据总线外扩AD7606来实现对模拟信号的采集， 同时根据输入的1588同步脉冲及GPS同步脉冲输出AD采样脉冲。如图8所示，XC3SD1800A通过CPU异步总线与CPU连接，为片内双端口 RAM与CPU 交互数据提供链路。该技术方案彻底解决了原有DSP架构的固有缺陷，使得关键的技术指标及参数有了极大的提高，主要技术指标列举如下1)采样率常态下可以达到IOM点/周波，同时可支持多达M个通道且仍留有相
当的裕量。2)针对电能质量在线监测中基本的FFT(快速傅立叶变换)计算而言，其计算全部 24个通道2048点的计算时间较原DSP方案速度提高了 16倍以上。3)整个处理流程采用硬件自处理的方式，无需软件干预；4)从整体方案上降低了电能质量信号采集及处理单元的成本，减少了器件数量， 增强了系统的可靠性及可维护性。[0049]本实用新型的技术方案，针对电能质量在线监测装置及新的国家标准的要求，利用FPGA芯片中专门应用于电能质量采集处理单元的IP (Intellectual Property)核，相应的总线方式及芯片片内结构将上述IP有机组织在一起，最终实现了对电能质量在线监测的硬件流水线处理及硬件并行处理。本实用新型技术方案的核心思想为将原电能质量的软件硬件化，使得原来需要软件编程完成的计算及处理在FPGA芯片中由硬件逻辑来完成。除上述实施例外，本实用新型还可以有其他实施方式。凡采用等同替换或等效变换形成的技术方案，均落入本实用新型要求的保护范围。
权利要求1.一种基于FPGA的高速电能质量处理单元，包括FPGA芯片，所述FPGA芯片中包括AD 采样状态机、双端口 RAM、FFT计算模块、总有效值计算模块、暂态检测模块、频率计算模块、 采样脉冲生成模块及录波控制模块；所述FPGA芯片内还设有多端口内存控制器MPMC，所述 MPMC通过NPI接口分别与所述AD采样状态机、频率计算模块及录波控制模块连接；其特征在于所述双端口 RAM通过CPU异步总线与CPU连接；外部的1588脉冲输入及GPS脉冲输入分别接入所述采样脉冲生成模块的输入端，所述采样脉冲生成模块的输出端通过AD采样脉冲接入AD器件的输入端；所述AD采样状态机的输出端通过AD控制总线接入所述AD 器件的输入端，所述AD器件的输出端通过AD数据总线接入所述AD采样状态机的输入端； 所述MPMC通过DDR总线与DDR SDRAM连接。
2.根据权利要求1所述的基于FPGA的高速电能质量处理单元，其特征在于，所述FPGA 芯片为XC3SD1800A型芯片。
3.根据权利要求1或2所述的基于FPGA的高速电能质量处理单元，其特征在于，所述 AD器件为AD7606芯片。
专利摘要本实用新型提供了一种基于FPGA的高速电能质量处理单元，属于供电监测技术领域。该处理单元包括FPGA芯片，FPGA芯片中包括AD采样状态机、双端口RAM、FFT计算模块、总有效值计算模块、暂态检测模块、频率计算模块、采样脉冲生成模块及录波控制模块；FPGA芯片内还设有多端口内存控制器MPMC，MPMC通过NPI接口分别与AD采样状态机、频率计算模块及录波控制模块连接；双端口RAM通过CPU异步总线与CPU连接；外部的1588脉冲输入及GPS脉冲输入分别接入采样脉冲生成模块的输入端，采样脉冲生成模块的输出端通过AD采样脉冲接入AD器件的输入端；AD采样状态机的输出端通过AD控制总线接入AD器件的输入端，AD器件的输出端通过AD数据总线接入AD采样状态机的输入端；MPMC通过DDR总线与DDR SDRAM连接。
文档编号G01R31/00GK201935967SQ20102065792
公开日2011年8月17日 申请日期2010年12月10日 优先权日2010年12月10日
发明者任小宝, 姚东方, 姚宏宇, 李忠, 王巍, 金耘岭 申请人:南京灿能电气自动化有限公司