专利名称：十二位计数压缩电路的制作方法
技术领域：
本发明涉及一种十二位计数压缩电路，特别涉及一种能够减少元器件数量、CMOS工艺单片集成，实现功能检测的集成电路。
背景技术：
在卫星和载人飞船进行空间探测，需要低功耗、高可靠且能适应各种中间环境的器件。为节省航天器数传、遥测资源，本发明将十二位计数压缩成八位码输出，它是一种空间环境专用集成电路，广泛应用于我国各类卫星和航天器空间环境探测。本发明的设计、制造为我国空间环境探测仪器通用化、系列化和组合化打下良好基础。
空间探测数据以八位码为一字节。如果探测仪器每一道数据需要12位计数，则占有二个字节。而每台仪器往往有10道或更多数据，将占用卫星数传、遥测大量资源。若不采取数据压缩技术、只能减少探测通道。如果采用通用器件设计数据压缩，则一道数据压缩共需七块器件计数器3块、移位寄存器2块，门电路2块。势必大大增加仪器体积重量，又将占用卫星更多的体积、重量等资源。

发明内容
本发明的目的在于，提供一种十二位计数压缩电路，具有体积小、节省空间和重量轻的优点。
本发明一种十二位计数压缩电路，其特征在于，包括一12位计数器-移位寄存器，其是用于对移位数据的寄存；一或非门，该或非门的一输入端与12位计数器-移位寄存器的Q12端连接，该或非门的另一输入端为专用电路测试端C；一第一与非门，该第一与非门将或非门的信号反向；一第二与非门，该第二与非门的一输入端接第一与非门的输出端，该第二与非门的另一输入端为移位脉冲输入端A；一第三与非门，该第三与非门将第二与非门的信号反向；一第四与非门，该第四与非门的一输入端与接第三与非门的输出端，另一输入端为移位控制端B；一3位计数器，其是用于对标志位的计数，该3位计数器的Cp3端与第二与非门的输出端连接；一复位端R，该复位端R分别与12位计数器-移位寄存器和3位计数器连接。
其中12位计数器-移位寄存器包括十二个D触发器和多只门电路组成，该D触发器为二进制计数器-移位寄存器。
其中3位计数器为3个D触发器。


为进一步说明本发明的技术内容，以下结合实施例及附图详细说明如后，其中图1是本发明的数据压缩电路原理图；图2是本发明的电路图。
具体实施例方式
本发明由12位计数器、移位寄存器、移位标志计数器、或非和与非门电路等电路组成，如图1所示。
图1中，Cp1为计数脉冲输入端A为移位脉冲输入端B为移位控制端E为计数、移位控制端R为复位端Q7-Q11为计数移位输出端Q13-Q15为移位标志输出端C为专用电路测试端(C＝0执行计数移位功能、C＝1测试)Cp2、Cp3内接，分别为移位时钟和移位标志计数时钟。
LC165十二位计数压缩电路已单片集成，CMOS3-5μm工艺，+12.0V单电源工作，工作频率大于2MHz，陶瓷双列直插D-16封装。
请参阅图1和图2所示，本发明一种十二位计数压缩电路，其特征在于，包括一12位计数器-移位寄存器10，其是用于对移位数据的寄存；一或非门30，该或非门30的一输入端与12位计数器-移位寄存器10的Q12端连接，该或非门30的另一输入端为专用电路测试端C；一第一与非门41，该第一与非门41将或非门30的信号反向；一第二与非门42，该第二与非门42的一输入端接第一与非门41的输出端，该第二与非门41的另一输入端为移位脉冲输入端A；一第三与非门43，该第三与非门43将第二与非门42的信号反向；一第四与非门44，该第四与非门44的一输入端与接第三与非门43的输出端，另一输入端为移位控制端B；一3位计数器20，其是用于对标志位的计数，该3位计数器20的Cp3端与第二与非门42的输出端连接；一复位端R，该复位端R分别与12位计数器-移位寄存器10和3位计数器20连接。
其中12位计数器-移位寄存器10包括十二个D触发器和多只门电路组成，该D触发器为二进制计数器-移位寄存器。
其中3位计数器20为3个D触发器。
图1所示电路是一种数据压缩电路，且特别适用于计数变化范围为0-4095的工作环境。本发明的指导思想是寻找12位计数器的最高位(1电平)，并且将从这一位以后的五位在Q7-Q11(5线)输出，标志计数器(3线Q35-Q15)记录移位次数。Q7、Q8、Q9、Q10、Q11和Q13、Q14、Q15组成数据压缩后的八位码输出，从而实现12位计数压缩成8位码输出。当未压缩时的汁数最高位1电平出现在Q12时，最大计数误差为3％，出现在Q6～Q1时，计数误差为0.0％。
本发明中，计数和移位分时进行。E＝1时，执行计数；E＝0时，执行移位功能。但移位还要受Q12、A和B控制。A为7个脉冲，并受移位控制端B控制，移位次数最多为7次，即Q12＝1时最多移位7次，当Q12＝0时，则移位停止。移位标志计数器的计数为0-7次。
LC165专用集成电路输出为Q7、Q8、Q9、Q10、Q11和Q13、Q14、Q15组成的八位码。如果没有移位，即Q12＝0，电路输出为12位计数器的高5位Q7～Q11，标志位Q13-Q15为0，12位计数器的低6位均删去，系统误差为3.0％。如果移位7次，则12位计数器的低5位均在输出端，标志位Q13～Q15为111，系统误差为0.0％。
由上可知，当E＝0时，在A、B控制下，决定是否移位关键在于Q12是否为“1”电平，一旦移到Q12＝0时，移位立即停止。
本发明的计数输出为设本发明十二位计数压缩电路移位标志计数器计数(即移位次数计数)为M，则12位计数器总计数N为M≤7时，N＝27-M(25+D)M＝7时，N＝D上式中D为移位后的Q7～Q11值。
本发明中，复位端R＝1，专用电路置0。
计数移位控制端E＝1，专用电路为加法计数，Cp1下降沿触发。
计数移位摔制端E＝0，专用电路为串行移位，Cp2下降沿触发。
E＝0时，Cp2最多为7个，Cp2常态为高电平。当E＝0、Cp2＝1时，专用电路输出端Q7～Q11保持不变。移位时钟Cp2由A产生，并受Q12和B控制，最多7个。
本发明十二位计数压缩电路功能表如下表所示。
表1 十二位计数压缩电路功能表

本发明十二位计数压缩电路参数指标
直流参数符合部标CMOS器件要求，工作频率2MHz，工作电压5.0～15.0V，温度范围～55度～+125度，抗辐照指标≥100Krad(Si)。
本发明的线路图如图2所示。
图2是本发明的电路原理图。由17只D触发器和多只门电路组成。D触发揣D1～D12为12位二进制计数器-移位寄存器，当E＝1时，D13-D15为计数工作状态，当E＝0时，D13～D15则加法计数，并于Q11＝0结束。门电路分别实现移位脉冲输入A、移位控制B、移位标志计数及器件测试C控制有关功能。从而实现12位二进制码压缩成八位码输出。
本发明12位计数压缩电路的发明特点为a.本发明的数据压缩方法是确保最高位为1电平输出，如果12位计数最高位不在其高位端，则删去高位，移位直至出现1电平停止，也就是说去掉了无效位，并保留了低位的计数；如果12位计数最高位为1电平，则不移位，此时虽然低位计数将被压缩删去，但误差也仅只有3.0％。
b.通用电路计数和移位是二种类型电路，本发明将其合二为一，即D1～D12为计数/移位电路。
权利要求
1.一种十二位计数压缩电路，其特征在于，包括一12位计数器-移位寄存器，其是用于对移位数据的寄存；一或非门，该或非门的一输入端与12位计数器-移位寄存器的Q12端连接，该或非门的另一输入端为专用电路测试端C；一第一与非门，该第一与非门将或非门的信号反向；一第二与非门，该第二与非门的一输入端接第一与非门的输出端，该第二与非门的另一输入端为移位脉冲输入端A；一第三与非门，该第三与非门将第二与非门的信号反向；一第四与非门，该第四与非门的一输入端与接第三与非门的输出端，另一输入端为移位控制端B；一3位计数器，其是用于对标志位的计数，该3位计数器的Cp3端与第二与非门的输出端连接；一复位端R，该复位端R分别与12位计数器-移位寄存器和3位计数器连接。
2.根据权利要求1所述的十二位计数压缩电路，其特征在于，其中12位计数器-移位寄存器包括十二个D触发器和多只门电路组成，该D触发器为二进制计数器-移位寄存器。
3.根据权利要求1所述的十二位计数压缩电路，其特征在于，其中3位计数器为3个D触发器。
全文摘要
一种十二位计数压缩电路，包括一12位计数器－移位寄存器，其是用于对移位数据的寄存；一或非门一输入端与12位计数器－移位寄存器的Q12端连接，该或非门的另一输入端为专用电路测试端C；一第一与非门将或非门的信号反向；一第二与非门的一输入端接第一与非门的输出端，该第二与非门的另一输入端为移位脉冲输入端A；一第三与非门将第二与非门的信号反向；一第四与非门的一输入端与接第三与非门的输出端，另一输入端为移位控制端B；一3位计数器，其是用于对标志位的计数，该3位计数器的Cp3端与第二与非门的输出端连接；一复位端R，该复位端R分别与12位计数器－移位寄存器和3位计数器连接。
文档编号G01R31/28GK1654972SQ20041000533
公开日2005年8月17日 申请日期2004年2月11日 优先权日2004年2月11日
发明者朱光武, 林华安, 梁金宝, 王世金, 荆涛, 张微, 肖锡东, 张骅忠, 陶有火, 孙越强, 李保权, 金松, 吴炜琦, 王晶 申请人:中国科学院空间科学与应用研究中心