专利名称：一种电子计数器的制作方法
技术领域：
本实用新型涉及脉冲计数领域，尤其是涉及ー种完成频率测量、周期測量、脉冲个数累加计数的电子技术器。
背景技术：
频率和时间是电子测量技术领域中最基本的测量參数，因此，用于其测量的电子计数器是ー类极为重要的电子测量仪器。目前大多数电子计数器都存在使用元器件多、需要単独外部电源供电、波特率不可变等劣势。
实用新型内容本实用新型所要解决的技术问题是针对上述存在的问题，提供ー种电子计数器，通过计数器电路、频率測量电路、周期測量电路对脉冲输入信号进行测量与计数，方便、高效的完成频率测量、周期测量测量、脉冲个数累加计数等功能。为达到上述目的，本实用新型采用的技术方案是ー种电子计数器，包括串ロ桥接芯片、FPGA电路，所述FPGA电路包括计数器电路、频率测量电路、第一数据发送电路、第二数据发送电路、输出电路、第一与门电路、第二与门电路，计数器电路输出端、频率测量电路输出端分别与第一数据发送电路ー输入端，第二数据发送电路ー输入端连接；计数器电路ー输入端与第一数据发送电路另ー输入端、第一与门电路ー输入端、第二与门电路ー输入端连接；频率测量电路ー输入端与第二数据发送电路另ー输入端、第一与门电路另ー输入端、第二与门电路另ー输入端连接；第一数据发送电路输出端、第二数据发送电路、第一与门电路输出端、第二与门电路输出端分别与输出电路输入端连接；输出电路输出端与串ロ桥接芯片连接。ー种电子计数器，还包括周期測量电路、第三数据发送电路，所述周期測量电路输出端与第三数据发送电路ー输入端连接，周期测量电路ー输入端与第三数据发射电路另一输入端连接，第三数据发送电路输出端与输出电路输入端连接。所述串ロ桥接芯片是CP2102。从上述本实用新型的结构特征可以看出，其优点是I)采用USB接ロ(串ロ桥接芯片CP2102具有USB接ロ)，连接方便，支持热插拔；2)本智能计数器通过PC机的USB 口供电，无需外部电源；3)可以实现波特率可变及其它类型的数据协议。4)大大減少了传统电子计数器系统中所需要的诸多硬件电路元器件。本设计已成功应用于完成频率测量、周期測量、脉冲个数累加计数等功能的场合中，经过多次内、外场试验验证表明完全能替代传统方案所搭建的电子计数器系统，且操作使用更为简单、方便，增强了系统的可靠性。

[0014]本实用新型将通过例子并參照附图的方式说明，其中图I本实用新型电路原理图；图2是基于FPGA电路设计图；图3是计数器电路时序图；图4是频率测量电路时序图；图5是周期測量电路时序图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，
以下结合附图及实施例，对本实用新型进行进一歩详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。如图I所示，电子技术器包括串ロ桥接芯片、FPGA电路，所述FPGA电路包括计数器电路模块、频率測量电路、第一数据发送电路，第二数据发送电路、输出电路、第一与门电路、第二与门电路，所述输入信号分别送入计数器电路、频率測量电路，所述计数器电路模块输出端、频率测量电路输出端分别与第一数据发送电路输入端，第二数据发送电路输入端连接，所述第一数据发送电路输出端，第二数据发送电路输出端分别与输出电路连接，所述计数器输入端、频率测量点路输入端是能输入信号分别作为第一与门电路、第二与门电路输入端，第一与门电路、第二与门电路输出端分别与输出电路连接，输出电路输出端与串ロ桥接芯片连接。此外，电子计数器还包括周期測量电路、第三数据发送电路，所述输入信号发送数据给周期測量电路，所述周期測量电路输出端与第三数据发送电路输入端连接，第三数据发送电路输出端与输出电路连接。I、输入信号包括系统时钟(clk40m)、系统复位信号(reset)、累加计数开关信号(control)、累加计数待测脉冲输入信号(pulse)、累加计数使能信号(en)、频率待测脉冲输入信号(pulSe2)、频率测量使能信号(en2)、周期待测脉冲输入信号(pulSe3)、周期測量使能信号(en3)。系统复位信号(reset)、累加计数开关信号(control)、累加计数使能信号(en)、频率測量使能信号(en2)、周期測量使能信号(en3)等信号都是高电平有效。累加计数使能信号en分别作为计数器ー输入端、第一数据发送电路另ー输入端、输出电路第一端ロ、第一与门电路ー输入端、第二与门电路ー输入端的输入信号；频率测量使能信号en2分别作为频率测量电路ー输入端、第二数据发送电路另ー输入端、第一与门电路另ー输入端、第二与门电路另ー输入端的输入信号；周期測量使能信号en3作为周期测量电路ー输入端、第三数据发送电路另ー输入端的信号；所述累加计数待测脉冲输入信号pulse、频率待测脉冲输入信号pulse2、周期待测脉冲输入信号pulse3分别作为计数器电路另ー输入端、频率测量电路另ー输入端、周期測量电路另ー输入端的输入信号，累加计数使能信号en作为输出电路第一端ロ输入信号，第一数据发送电路输出端、第一与门电路输出端、第二数据发送电路输出端、第二与门电路输出端、第三数据发送电路输出端分别与输出电路第二端ロ、输出电路第三端ロ、输出电路第四端ロ、输出电路第五端ロ、输出电路第六端ロ，输出电路第七端ロ与串ロ桥接芯片输入端连接。各开关的消抖动电路也是利用软件编程来实现，其原理为以40M的系统时钟做为时间基准，对各开关信号的脉宽进行计数比较，当其计数值大于某一确定值吋，才认为本次的输入信号为有效信号。否则，自动丢弃掉本次传送到FPGA的开关信号。通过串ロ桥接芯片CP2102，输出电路将ニ进制计数器的计数结果数据进行封装，变为符合RS-232格式的TTL串行数据，通过最后送上位机(计算机)进行处理和显示。其中FPGA与上位机进行串行通信的波特率为9600,信息格式为8个数据位、I个停止位、I个奇偶校验位。2、基于FPGA设计的电路图如图2所示，其中Ul是计数器电路、U2是频率測量电路、U3是周期測量电路、U4第一数据输出电路、U5是第二数据输出电路、U6第三数据输出电路、U7第一与门电路、U8与门电路。计数器电路U1、频率测量电路U2、周期測量电路U3对输入信号(累加计数待测脉冲输入信号pulse、频率待测脉冲输入信号pulse 2、周期待测脉冲输入信号pulse 3、累 加计数开关信号control、系统复位信号reset、累加计数使能信号en、频率测量使能信号en2、周期測量使能信号(en3)进行判断后，通过计数器电路Ul的sendf Iagl端ロ、频率测量电路U2的sendf lag2端ロ、周期測量电路U3的sendf lag3端ロ分别发送使能信号使得第一数据发送电路的f2端ロ使能信号f2有效、第二数据发送电路的f2端ロ使能信号f2有效、第三数据发送电路的f2端ロ使能信号f2有效；通过计数器电路U1、频率测量电路U2、周期測量电路U3对输入信号寄存器reg中的44位数据分别发送给第一数据发送电路、第ニ数据发送电路、第三数据发送电路的寄存器data。第一数据发送模块U4、第三数据输出电路U5、第一与门电路U6，对输入控制信号(累加计数使能信号en、频率测量使能信号en2、周期測量使能信号en3，系统复位信号reset，使能信号f2)的有效性经过判断后，当中间标志clr= ‘0’时，在内部时钟CLK9600的作用下，把数据寄存器reg中的44位数据依次输出。其数据经由第一与门电路、第二与门电路构成的数据选择开关进行选择，并经过输出电路输出后，经过串ロ桥接芯片CP2102电平转换，最终发给上位机。当被测信号频率很低时，为提高低频测量精度，通常使用电子计数器测出周期，然后再利用频率与周期互为倒数的关系来換算其频率值，这样便可得到较高的精确度。在測量周期吋，当被测周期很小吋，也存在同样的解决办法。即先使用计数器测出其频率，再换算为周期。3、基本原理(I)计数器累加计数原理(模式一)。累加计数是在一定的人工控制的时间内记录输入脉冲信号的个数，其人工控制的时间通过操作启/停开关control来实现。该计数器电路采用ニ进制计数器，其最高计数值为16X106，即字长为3个字节。每次计数之前，都可将内部计数信号自动进行清O操作。毎次计数结束之后，都可将计数值进行格式转化、数据处理，变成波特率为9600的RS-232数据。strobe为定义的一个兵兵信号,该信号在启/停信号control有效时,就进行一次反相操作。以strobe= ‘I’作为计数门限，令计数器在该门限内，进行计数操作。当reset= ‘I’或者累加计数使能信号en= ‘0’时,系统清O,计数门限信号strobe无效，使计数器做好运行准备。当reset= ‘0’而且累加计数使能信号en= ‘I’并且去除掉抖动的启/停信号control有效时,计数门限信号strobe开始有效，以系统时钟clk40m为基准,不断地判断累加计数待测脉冲输入信号pulse的脉宽是否有效，有效一次则计数值加I次，直到下一次启/停信号control有效时，strobe信号才变成无效,停止计数。在strobe= ‘0’期间，通过对系统时钟计数，产生计数器电路内部操作的使能信号和第一数据发送电路的使能信号f2。f2为第一数据处理电路f2端ロ的使能信号，其持续时间可以很短，几个系统时钟周期即可满足要求。在串行数据发送串行数据发送使能信号H= ‘I’期间，将计数器计数所得的数值进行串并转化，并封装为RS-232格式的数据。fl为串行数据发送使能信号(串ロ桥接芯片使能信号)，其高电平持续时间，即有效时间至少必须大于44X104=4576 μ S (波特率为9600时，每位数据的位宽为104yS，而给上位机的ー帧数据总共有44位)。在串行数据发送使能信号fl= ‘I’期间，在内部产生的发送时钟clk9600作用下，把数据送上位机显示。其数据格式为表ー表一D43-D33D32-D22D21-D11D10-D0
权利要求1.ー种电子计数器，其特征在于包括串ロ桥接芯片、FPGA电路，所述FPGA电路包括计数器电路、频率測量电路、第一数据发送电路、第二数据发送电路、输出电路、第一与门电路、第二与门电路，计数器电路输出端、频率测量电路输出端分别与第一数据发送电路ー输入端，第二数据发送电路ー输入端连接；计数器电路ー输入端与第一数据发送电路另ー输入端、第一与门电路ー输入端、第二与门电路ー输入端连接；频率测量电路ー输入端与第二数据发送电路另ー输入端、第一与门电路另ー输入端、第二与门电路另ー输入端连接；第一数据发送电路输出端、第二数据发送电路、第一与门电路输出端、第二与门电路输出端分别与输出电路输入端连接；输出电路输出端与串ロ桥接芯片连接。
2.根据权利要求I所述的ー种电子计数器，其特征在于还包括周期測量电路、第三数据发送电路，所述周期測量电路输出端与第三数据发送电路ー输入端连接，周期測量电路一输入端与第三数据发射电路另ー输入端连接，第三数据发送电路输出端与输出电路输入端连接。
3.根据权利要求2所述的ー种电子计数器，其特征在于所述串ロ桥接芯片是CP2102。
专利摘要本实用新型涉及脉冲计数领域，尤其是涉及一种完成频率测量、周期测量、脉冲个数累加计数的电子技术器。本实用新型所提供一种电子计数器，通过计数器电路、频率测量电路、周期测量电路对脉冲输入信号进行测量与计数，方便、高效的完成频率测量、周期测量测量、脉冲个数累加计数等功能。本实用新型通过各个电路配合工作实现本实用新型的功能。本实用新型主要应用于脉冲计数领域。
文档编号G01R23/10GK202455334SQ20112052798
公开日2012年9月26日 申请日期2011年12月16日 优先权日2011年12月16日
发明者李宏强 申请人:四川九洲电器集团有限责任公司