专利名称：一种信号时序的测试方法及装置的制作方法
技术领域：
本发明涉及测试技术领域，尤其涉及一种信号时序的测试方法及装置。
背景技术：
合适的信号时序是保证硬件正常工作的前提条件，如果信号时序不满足器件要求，必定导致硬件工作异常，信号时序中建立时间和保持时间是信号时序测试的重要参数。 如图9所示，对于使用时钟上升沿采样的器件来说，从被测信号的有效电平起始点到时钟信号上升沿之间的时间就是被测信号的建立时间；从时钟信号的上升沿到被测信号有效电平截止点之间的时间就是保持时间。目前，信号时序的测试方法通常使用示波器的两个通道同时测试被测信号和时钟信号，测量被测信号与时钟信号的相位差，进而得到信号的建立时间和保持时间。但通过示波器测试工作量大，测试时间较长，特别在一些特殊环境下例如高温测试时，使用示波器手工测试信号时序非常困难且不准确，从而导致硬件开发效率低以及信号时序测试无法进行等问题。

发明内容
本发明实施例所述的一种信号时序测试方法及装置，无需示波器，实现了信号时序的自动测试，准确度高，从而提供了信号时序测试的工作效率，降低了硬件开发成本。本发明实施例提供了一种信号时序的测试方法，包括若对待测试信号进行上升沿采样，则当待测试信号处于上升沿时，控制模块控制输出高电平；当时钟信号处于上升沿时，控制模块控制输出低电平；或者，若对待测试信号进行下降沿采样，则当待测试信号处于上升沿时，控制模块控制输出高电平；当时钟信号处于下降沿时，控制模块控制输出低电平；当控制模块输出高电平时，使能模块输出预定信号；当控制模块输出低电平时，停止对所述预定信号的输出；所述预定信号的频率为所述时钟信号的N倍，N为正整数；统计使能模块连续输出的预定信号的上升沿的个数，并根据统计的所述预定信号的上升沿的个数确定待测试信号时序的建立时间和保持时间。本发明实施例提供了一种信号时序的测试装置，包括控制模块，用于若对待测试信号进行上升沿采样，则当待测试信号处于上升沿时， 控制输出高电平；当时钟信号处于上升沿时，控制输出低电平；或者，用于若对待测试信号进行下降沿采样，则当待测试信号处于上升沿时，控制输出高电平；当时钟信号处于下降沿时，控制输出低电平；使能模块，用于当控制模块输出高电平时，使能模块输出预定信号；当控制模块输出低电平时，停止所述预定信号的输出；所述预定信号的频率为所述时钟信号的N倍，N为正整数；时序获取模块，用于统计使能模块连续输出的预定信号的上升沿的个数，并根据统计的所述预定信号的上升沿的个数确定待测试信号时序的建立时间和保持时间。本发明实施例通过控制模块、缓存模块和时序获取模块实现了信号时序的自动测试，准确度高，从而提高了信号时序测试的工作效率，降低了硬件开发成本。


图1为本发明实施例提供的一种信号时序的测试方法的流程示意图；图2为本发明实施例提供的一种信号时序的测试装置的结构示意图；图3为本发明实施例提供的一种信号时序的测试装置中控制模块21的电路结构示意图；图4为本发明实施例提供的一种信号时序的测试装置中控制模块21的又一电路结构示意图；图5为本发明实施例提供的一种信号时序的测试装置中通过时钟信号获得缓存模块22输入信号的锁相环倍频电路结构示意图；图6为本发明实施例提供的一种信号时序的测试装置中计数子模块231的电路结构示意图；图7为本发明实施例提供的一种信号时序的测试装置中计数子模块231的锁存电路和并串转换电路结构示意图；图8为本发明实施例提供的时钟信号CLK、缓存模块将输入的信号Hclk、测试信号 dataO、Q0^Q1, Q2 和 Q3 的波形图；图9为现有技术中当采用上升沿采样时信号时序的建立时间和保持时间示意图。
具体实施例方式本发明实施例提供了一种信号时序的测试方法，如图1所示，包括11、若对待测试信号进行上升沿采样，则当待测试信号处于上升沿时，控制模块控制输出高电平；当时钟信号处于上升沿时，控制模块控制输出低电平；或者，若对待测试信号进行下降沿采样，则当待测试信号处于上升沿时，控制模块控制输出高电平；当时钟信号处于下降沿时，控制模块控制输出低电平。12、当控制模块输出高电平时，使能模块输出预定信号；当控制模块输出低电平时，停止对所述预定信号的输出；所述预定信号的频率为所述时钟信号的N倍，N为正整数。具体地，预定信号是时钟信号通过锁相环倍频电路获得的。上述步骤11和12具体实现的操作为，当对待测试信号进行上升沿采样时，实现在待测试信号处于上升沿到时钟信号处于上升沿期间使能模块输出预定信号；当对待测试信号进行下降沿采样时，实现在待测试信号处于上升沿到时钟信号处于下降沿期间使能模块输出预定信号。13、统计使能模块连续输出的预定信号的上升沿的个数，并根据统计的所述预定信号的上升沿的个数确定待测试信号时序的建立时间和保持时间。进一步，若统计使能模块连续输出的预定信号的上升沿的个数为m，且所述时钟信
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号的周期为1UI，则待测试信号的建立时间为，保持时间为(I-Tf)W。
本发明实施例提供了一种信号时序的测试装置，如图2所示，包括控制模块21，用于若对待测试信号进行上升沿采样，则当待测试信号处于上升沿时，控制输出高电平；当时钟信号处于上升沿时，控制输出低电平；或者，用于若对待测试信号进行下降沿采样，则当待测试信号处于上升沿时，控制输出高电平；当时钟信号处于下降沿时，控制输出低电平。进一步，若对待测试信号进行上升沿采样，则控制模块21如图3所示，包括单稳态触发器和D触发器，所述单稳态触发器的B端口输入时钟信号CLK，R和C端口输入电源电压VCC，A端口接地GND，。端口与D触发器的CLR端口相连；所述测试信号从D触发器的CI 端口输入，D触发器的D端口与SET端口输入电源电压，D触发器的Q端口为所述控制模块的输出端。具体当D触发器的CLR端口为高电平时，D触发器的Q端口输出的是Cl端口输入的待测试信号，而当D触发器的CLR端口为低电平(只有单稳态触发器的B端口输入的时钟信号出现上升沿，单稳态触发器的。端口才输出低电平，即D触发器的CLR端口为低电平)时，无论D触发器的Cl端口输入的待测试信号是高电平还是低电平，D触发器的Q端口始终输出低电平。因此只有当D触发器的Q端口输出的是Cl端口输入的待测试信号且该待测试信号为高电平时，D触发器的Q端口才能输出高电平。故只有在待测试信号出现上升沿到时钟信号处于上升沿期间控制模块的输出端才会输出高电平，从而实现对使能模块22的触发。若对待测试信号进行下降沿采样，则控制模块21如图4所示，包括反相器、单稳态触发器和D触发器，反相器的输入端与时钟信号CLK相连，输出端与单稳态触发器的B端口相连，R和C端口输入电源电压VCC，A端口接地GND，。端口与D触发器的CLR端口相连；所述测试信号从D触发器的CI端口输入，D触发器的D端口与SET端口输入电源电压，D触发器的Q端口为所述控制模块的输出端。具体当D触发器的CLR端口为高电平时，D触发器的Q端口输出的是Cl端口输入的待测试信号，而当D触发器的CLR端口为低电平(只有反相器输入的时钟信号处于下降沿，单稳态触发器的B端口输入的信号出现上升沿，单稳态触发器的。端口才输出低电平，即D触发器的CLR端口为低电平)时，无论D触发器的Cl 端口输入的待测试信号是高电平还是低电平，D触发器的Q端口始终输出低电平。因此只有当D触发器的Q端口输出的是Cl端口输入的待测试信号且该待测试信号为高电平时，D 触发器的Q端口才能输出高电平。故只有在待测试信号出现上升沿到时钟信号处于下降沿期间控制模块的输出端才会输出高电平，从而实现对使能模块22的触发。使能模块22，用于当控制模块21输出高电平时，使能模块输出预定信号；当控制模块21输出低电平时，停止所述预定信号的输出；所述预定信号的频率为所述时钟信号的 N倍，N为正整数。具体地，使能模块22的使能端口与控制模块21的输出端口相连，当控制模块21 输出高电平时，使能模块22输出预定信号，当控制模块21输出低电平时，使能模块22停止对预定信号的输出，故控制模块21输出高电平时即为待测试信号时序中的建立时间段。使能模块22中输出的所述预定信号HCLK是时钟信号通过锁相环倍频电路获得的，具体锁相环倍频电路如图5所示，时钟信号CLK从鉴相器输入通过低通滤波器后输出一个电压信号， 该电压信号通过压控振荡器和1/N分频器的控制下达到最终稳定的状态，即HCLK的频率刚好是时钟信号CLK频率的N倍。时序获取模块23，用于统计使能模块22连续输出的预定信号的上升沿的个数，并根据统计的所述预定信号的上升沿的个数确定待测试信号时序的建立时间和保持时间。具体地，时序获取模块23包括计数子模块231和运算子模块232，计数子模块231，用于对使能模块22连续输出的预定信号的上升沿的个数进行统计。具体地，若对待测试信号进行上升沿采样，计数子模块231可以包括如图6所示的 (n+1)个T触发器并联构成的(n+1)位计数器，η为正整数，η的具体个数可以根据预先估计的上升沿的个数来确定。计数子模块231用于当使能模块22输出的预定信号处于上升沿时则并联的(n+1)位计数器的输出端^1Q1...化便会增加1。作为可选的，计数子模块231还可
以包括如图7所示的锁存电路和并串转换电路，其中A0、A1......An均为D触发器，它们构
成了数据锁存电路，在时钟信号出现上升沿时将并联的(n+1)位计数器的输出端^1Q1... I
锁存下来，该时钟信号与控制模块中的时钟信号同步；二选一选择器BO、Bl......Bn、D触
发器⑶、Cl......Cn以及D触发器Dl和D2构成并串转换电路，具体在时钟信号出现上升
沿时，D1的输出使得BO、B1......输出、Gl1…Qn，最终在时钟信号线SCL的驱动下Cn将
连续输出( ) . . . Qn的串行数据SDA，该串行数据SDA即为预定信号的上升沿的个数。若对待测试信号进行上升沿采样，原理相同，只是在时钟信号出现下降沿时将并联的(n+1)位计数器的输出端WQ1...化锁存下来，该时钟信号也与控制模块中的时钟信号同步。所述运算子模块232，用于根据计数子模块231统计的预定信号的上升沿的个数确定待测试信号时序的建立时间和保持时间。进一步，若计数子模块231统计出使能模块连续输出的预定信号的上升沿的个
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数为m，，且所述时钟信号的周期为1UI，则待测试信号的建立时间为jf//，保持时间为
m
(I-^)UI。
N本发明实施例以N为10，η = 3，时钟信号的周期为IUI为例，时钟信号CLK、使能模块输出的预定信号Hclk、待测试信号dataiKQpQpA和仏的波形图如图8所示，由图可知(^Q1A2和％最后记录的预定信号上升沿的个数为0110即为6，故测试信号的建立时间
= 0.6UI ,保持时间为(1-0. 6)UI = 0. 4UI。本发明实施例当对待测试信号进行上升沿采样时，通过控制模块控制在待测试信号出现上升沿到时钟信号处于上升沿期间输出高电平，或者，当对待测试信号进行下降沿采样时，通过控制模块控制在待测试信号出现上升沿到时钟信号处于下降沿期间输出高电平；并在控制模块输出的高电平的使能驱动下使能模块输出频率为时钟信号N倍的信号， 时序获取模块通过获得该输出的频率为时钟信号N倍的信号的上升沿的个数以及时钟信号的周期确定测试信号的时序中的建立时间和保持时间，上述实施例可以实现时序的自动测试且准确度高，提高了信号时序测试的工作效率，降低了硬件开发成本。上述信号时序的测试装置可以集成在芯片内部，用于完成对信号时序的自动测试，例如可以集成同步动态随机存储器SDRAM中。值得注意的是，上述节点实施例中，所包括的各个模块只是按照功能逻辑进行划
7分的，但并不局限于上述的划分，只要能够实现相应的功能即可；另外，各功能模块的具体名称也只是为了便于相互区分，并不用于限制本发明的保护范围。另外，本领域普通技术人员可以理解实现上述各方法实施例中的全部或部分步骤是可以通过程序来指令相关的硬件完成，相应的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。以上所述，仅为本发明较佳的具体实施方式
，但本发明的保护范围并不局限于此， 任何熟悉本技术领域的技术人员在本发明实施例揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
权利要求
1.一种信号时序的测试方法，其特征在于，包括若对待测试信号进行上升沿采样，则当待测试信号处于上升沿时，控制模块控制输出高电平；当时钟信号处于上升沿时，控制模块控制输出低电平；或者，若对待测试信号进行下降沿采样，则当待测试信号处于上升沿时，控制模块控制输出高电平；当时钟信号处于下降沿时，控制模块控制输出低电平；当控制模块输出高电平时，使能模块输出预定信号；当控制模块输出低电平时，停止对所述预定信号的输出；所述预定信号的频率为所述时钟信号的N倍，N为正整数；统计使能模块连续输出的预定信号的上升沿的个数，并根据统计的所述预定信号的上升沿的个数确定待测试信号时序的建立时间和保持时间。
2.根据权利要求1所述的测试方法，其特征在于，所述使能模块输出的预定信号是时钟信号通过锁相环倍频电路获得的。
3.根据权利要求1所述的测试方法，其特征在于，根据统计的所述预定信号的上升沿的个数确定待测试信号时序的建立时间和保持时间具体包括若统计使能模块连续输出的预定信号的上升沿的个数为m，且所述时钟信号的周期为 ，则待测试信号的建立时间为yf//，保持时间为(i-jX^。
4.一种信号时序的测试装置，其特征在于，包括控制模块，用于若对待测试信号进行上升沿采样，则当待测试信号处于上升沿时，控制输出高电平；当时钟信号处于上升沿时，控制输出低电平；或者，用于若对待测试信号进行下降沿采样，则当待测试信号处于上升沿时，控制输出高电平；当时钟信号处于下降沿时， 控制输出低电平；使能模块，用于当控制模块输出高电平时，使能模块输出预定信号；当控制模块输出低电平时，停止所述预定信号的输出；所述预定信号的频率为所述时钟信号的N倍，N为正整数；时序获取模块，用于统计使能模块连续输出的预定信号的上升沿的个数，并根据统计的所述预定信号的上升沿的个数确定待测试信号时序的建立时间和保持时间。
5.根据权利要求4所述的测试装置，其特征在于，所述使能模块输出的预定信号是时钟信号通过锁相环倍频电路获得的。
6.根据权利要求4所述的测试装置，其特征在于，若对待测试信号进行上升沿采样，则所述控制模块包括单稳态触发器和D触发器，所述单稳态触发器的B端口输入时钟信号，R 和C端口输入电源电压，A端口接地，。端口与D触发器的CLR端口相连；所述测试信号从D 触发器的CI端口输入，D触发器的D端口与SET端口输入电源电压，D触发器的Q端口为所述控制模块的输出端；若对待测试信号进行下降沿采样，则所述控制模块包括反相器、单稳态触发器和D触发器，反相器的输入端与时钟信号CLK相连，输出端与单稳态触发器的B端口相连，R和C端口输入电源电压VCC，A端口接地GND，&端口与D触发器的CLR端口相连；所述测试信号从 D触发器的CI端口输入，D触发器的D端口与SET端口输入电源电压，D触发器的Q端口为所述控制模块的输出端。
7.根据权利要求4所述的测试装置，其特征在于，所述时序获取模块包括计数子模块和运算子模块，所述计数子模块，用于对使能模块连续输出的预定信号的上升沿的个数进行统计； 所述运算子模块，用于根据计数子模块统计的预定信号的上升沿的个数确定待测试信号时序的建立时间和保持时间。
8.根据权利要求7所述的测试装置，其特征在于，所述运算子模块，具体用于若计数子模块统计出使能模块连续输出的预定信号的上升沿的个数为m，且所述时钟信号的周期为 1UI，则待测试信号的建立时间为，保持时间为(I-Tf)W。
全文摘要
本发明实施例提供了一种信号时序的测试方法及装置，涉及测试技术领域。本发明若对待测试信号进行上升沿采样，则当待测试信号处于上升沿时控制模块控制输出高电平，使能模块输出预定信号；当时钟信号处于上升沿时控制模块控制输出低电平，使能模块停止输出；若对待测试信号进行下降沿采样，则当待测试信号处于上升沿时控制模块控制输出高电平，使能模块输出预定信号；当时钟信号处于下降沿时控制模块控制输出低电平，使能模块停止输出。统计使能模块连续输出的预定信号的上升沿的个数，并根据统计的上升沿的个数确定待测试信号时序的建立时间和保持时间。实现了信号时序的自动测试，准确度高，提高了信号时序测试的工作效率，降低了硬件开发成本。
文档编号G01R29/18GK102439465SQ201180001484
公开日2012年5月2日 申请日期2011年8月19日 优先权日2011年8月19日
发明者王有, 豆全亮 申请人:华为技术有限公司