专利名称：Fpga内插互连测试用扫描链电路的制作方法
技术领域：
本发明属于FPGA技术领域，具体涉及一种FPGA内插互连测试扫描链电路。
背景技术：
在现场可编程门阵列FPGA的设计实现中，互连(Interconnect)的测试一直是比 较难以解决的问题。互连线和互连开关很多而且在芯片内部，通常要耗费很多时间和配置 文件来定位到出问题的互连线或互联开关的位置。通常测试的方法是在芯片内选定好一条 互连路径，将这条路径接到IO上，从输入IO加入激励，在输出IO观察输出是否与输入一 样。这种方法的缺陷就在于，如果把互连路径拉得很长，那么一旦路径上有错，要去定位这 个错误就比较困难；而如果路径很短，则需要编写大量的配置文件来覆盖整个芯片。为了降低互连线和互连开关的测试难度，节省测试时间。本发明在我们设计的 FPGA芯片中利用可编程逻辑单元中的触发器作为扫描用的触发器，在芯片中插入互连测试 专用的扫描链，并设置扫描模式用来测试互连线和互连开关。由于我们复用了触发器的，所 以因插入扫描链而增加的面积微乎其微，但同时却可以大幅降低互连测试的难度。

发明内容
本发明的目的在于提供一种改进的FPGA中的可编程逻辑电路，以降低互连测试难度。针对FPGA中互连结构复杂，难以测试的缺点，本发明在FPGA的可编程逻辑部分， 插入互连测试用扫描链。具体是利用芯片中可编程逻辑部分的触发器，相互串联形成一条 扫描链，专门用于互连线的测试，并用一个扫描模式信号进行控制；同时，可以根据需要，通 过IO将扫描链分割成几段，这也可以提高扫描链的灵活性。整个芯片中的扫描链电路如图1所示，每一列可编程逻辑块中扫描链是从顶部串 连到底部，然后再反穿回顶部。整个芯片中各列扫描链的数据端和扫描控制信号的可以相 互串连起来，可配置成从左向右传输或者从右向左传输。每一列的扫描链的扫描输入可以 从两边的扫描链输出来，或者从该列顶部的IO来，扫描结果也可以从该列的可编程逻辑块 的顶部IO输出，也可以向左右两边扫描链输出。技术效果
采用了改内插扫描链技术后，对于互连测试的效率和错误定位的效率、准确性都有了 很大程度的提高。在以前没有扫描链的时候，对互连的测试只能采用遍历测试的方法，即将 许多互连线连接起来，看看线路是否畅通。这个方法不能精确定位到错误的位置，而有了扫 描链之后，对错误定位就变得很容易了。


图1为扫描链电路整体示意图。图2为一个可编程逻辑块内的扫描链示意图。
图3为扫描控制信号选通电路示意图。图4为每个SLICE内部的扫描路径示意图。
具体实施例方式图2中的se信号即Scan Enable信号，此信号用于控制扫描链进入扫描模式，每 个可编程逻辑块中的扫描链都是通过sil信号从左上角的SLICEl进入，然后进入左下角的 SLICE2，再从左下角的sol穿出，进入下一个SLICE的左上角，这样一直穿到芯片底部，然后 再穿到右下角的SLICE，再往上穿回来进入SLICE3、SLICE4往上穿出，每一列可编程逻辑块 的扫描链都可以从其顶部的IO输出，这样可以将整个扫描链按列分段，在定位互连错误的 时候可以节省扫描时间，提高查错效率。为了提高扫描链的灵活性，我们设定扫描链可以按列从左向右扫描或者从右向左 扫描。每个顶部IO中都有一个多路选通器专门负责控制扫描链方向，就是图1中的这个多 路选通器MUX。这个多路选通器可以输出从右边一列可编程逻辑块输入的扫描数据流，或者 从左边一列可编程逻辑块输出的扫描数据流。另外为了配合扫描链的分列和双向性，我们增加了扫描控制信号se的选择用多 路选择器，就是图3中这些多路选择器。本列的se信号默认配置是0，在扫描模式开启后， 可以选择从PAD由外部给予，或者由左边或右边一列扫描链的se信号传过来。同样本列的 se信号也会传到左边和右边的一列扫描链上去。由图4可见，每个SLICE中有两个D触发器，在非scan mode时，数据由两个MUX 的其他输入端进入触发器锁存。在scan mode时，se信号开启，数据依次fiS_data_in端通 过Dl、D2两级触发器送入传过该SLICE，由S_data_out端传进下一个SLICE或者PAD。由 此图可见，每个CLB有四个SLICE，所以每个CLB每次可以测8条互连线或8个互连开关。参考文献欧阳一鸣刘娟梁华国陈田，“一种基于选择出发的低功耗扫描链结构”，计算 机工程与应用，2010 46(1).于薇来金梅孙承绶童家榕，“FPGA芯片中边界扫描电路的设计实现”，计算机工 程 2007 13.马晓骏童家榕，“应用于FPGA芯片的边界扫描电路”，微电子学20043.
权利要求
一种 FPGA内插互连测试用扫描链电路，其特征在于在FPGA的可编程逻辑部分，利用芯片中可编程逻辑部分的触发器，相互串联形成一条扫描链，专门用于互连线的测试，并用一个扫描模式信号进行控制；同时，根据需要，通过IO将扫描链分割成几段，以提高扫描链的灵活性。
2.根据权利要求1所述的FPGA内插互连测试用扫描链电路，其特征在于每一列可编程 逻辑块中扫描链是从顶部串连到底部，然后再反穿回顶部；整个芯片中各列扫描链的数据 端和扫描控制信号相互串连起来，可配置成从左向右传输或者从右向左传输；每一列的扫 描链的扫描输入从两边的扫描链输出来，或者从该列顶部的IO输出来，扫描结果从该列的 可编程逻辑块的顶部IO输出，或者向左右两边扫描链输出。
3.根据权利要求2所述的FPGA内插互连测试用扫描链电路，其特征在于每个每个可编程逻辑块顶部IO中都设有一个多路选通器，专门负责控制扫描链方向， 该多路选通器输出从右边一列可编程逻辑块输入的扫描数据流，或者从左边一列可编程逻 辑块输出的扫描数据流。
4.根据权利要求3所述的FPGA内插互连测试用扫描链电路，其特征在于设有扫描控制信号se选择用多路选择器；该多路选择器，对本列的扫描控制信号se信 号默认配置是0，在扫描模式开启后，选择从PAD由外部给予，或者由左边或右边一列扫描 链的扫描控制信号se传过来。
全文摘要
本发明属于FPGA技术领域，具体涉及一种FPGA内插互连测试扫描链电路。本发明在FPGA的可编程逻辑部分，利用芯片中可编程逻辑部分的触发器，相互串联形成一条扫描链，专门用于互连线的测试，并用一个扫描模式信号进行控制；同时，根据需要，通过IO将扫描链分割成几段，以提高扫描链的灵活性。由于复用了触发器，所以因插入扫描链而增加的面积微乎其微，但却可以大幅降低互连测试的难度。
文档编号G01R31/02GK101923135SQ201010282779
公开日2010年12月22日 申请日期2010年9月16日 优先权日2010年9月16日
发明者来金梅, 王健, 王元, 陈利光, 陈星 申请人:复旦大学