专利名称：一种相控阵雷达天线波束控制装置的制作方法
技术领域：
本发明涉及一种控制装置，尤其涉及一种相控阵雷达天线波束控制装置。
背景技术：
随着新技术的广泛应用，给相控阵雷达天线波控系统带来了更多的挑战，单元间距小、结构复杂等特点都对波控系统提出了很高的要求运算速度快、设备量少、实时补偿和工作方式多，已从单纯的波束指向控制向雷达天线系统的综合电气控制转变，电路模块选择趋向高度集成和专用集成电路。目前相控阵雷达天线波控系统所使用的控制方案主要由工业控制领域中的 PC-104构架计算机模块+FPGA芯片构成，计算机模块是通过底板与主板(或者其他接口板) 对接的系统架构，在高震动的环境下可能接触不良，无法满足系统高可靠性要求。

发明内容
有鉴于此，有必要提供一种高可靠性的相控阵雷达天线波束控制装置。本发明是这样实现的，一种相控阵雷达天线波束控制装置，
一种相控阵雷达天线波束控制装置，其包括内嵌PowerPC处理器硬核的FPGA芯片、远程控制PC计算机、用户控制计算机模块、以太网MAC、UART控制器、信号驱动器、电源管理模块、DDR2 SDRAM内存模块、FLASH控制器模块、并口控制器、FPGA配置电路模块、时钟产生电路模块、波控转换电路以及被控器件的移相器、衰减器、开关电路；其中
所述远程控制PC计算机提供用户界面以及界面后台的算法计算引擎和接口引擎；所述用户控制计算机模块根据所述远程控制PC计算机发出的参数信息产生对应的控制时序和命令信息，通过串口接口和并行接口传递到所述FPGA芯片；所述FPGA芯片根据送来的命令参数选择对应的时序模式，将预先保存在码值表的32位的并行码值解算成时钟SC和数据SD等串行码，通过所述FPGA芯片的IO 口输出到所述波控转换电路；所述波控转换电路将所述串行码转成三组控制信息，分别控制所述移相器、所述衰减器和所述开关电路，所述 FPGA芯片还将其故障信息通过所述并口控制器实时回馈到所述用户控制计算机模块显示在所述远程控制PC计算机上，方便用户快速定位故障点，且还将其重要参数信息通过网络接口保存到所述远程控制PC计算机，以便控制中心分析数据。作为上述方案的进一步改进，所述电源管理模块设计为两级转换，第一级转换过程中，3. 3V电源直接通过外部电源模块输入，经过压保护和滤波处理后使用；第二级转换过程中，利用输入的3. 3V电压源，通过电源转换芯片将电源转变成2. 5V、1. 8V、1. OV和0. 9V 毛电压，将输出的毛电压经过滤波电容和滤波电感处理后供下位机组成器件使用，所述下位机包括所述以太网MAC、所述UART控制器、所述信号驱动器、所述DDR2 SDRAM内存模块、 所述FLASH控制器模块、所述并口控制器、所述FPGA配置电路模块、所述时钟产生电路模块。作为上述方案的进一步改进，所述下位机的基准时钟产生方法40M晶振输出到所述时钟产生电路模块，经过放大整形后到所述FPGA芯片，根据编程需求将输入的40M时钟信号进行分频处理。作为上述方案的进一步改进，所述下位机的串口产生方法根据差分驱动器的硬件器件选择合适IP类型核，确定串口协议的数据位、停止位、校验位和波特率等参数，进行编译生成BSP包下载。作为上述方案的进一步改进，所述下位机的以太网产生方法根据以太网控制器选择合适IP类型核，进行编译生成BSP包下载。作为上述方案的进一步改进，所述下位机的并口产生方法根据GPIO选择IP类型核，确定位数和宽度，进行编译生成BSP包下载。作为上述方案的进一步改进，所述下位机系统的嵌入式计算机存储器产生方法 根据所述FLASH控制器模块选择对应的IP类型核，确定参数后，进行编译生成BSP包下载。作为上述方案的进一步改进，所述下位机的嵌入式计算机内存产生方法根据所述DDR2 SDRAM内存模块选择对应的IP类型核，确定参数后，进行编译生成BSP包下载。作为上述方案的进一步改进，所述下位机的码值产生方法采用本地保存法，根据天线的每个波束指向和每个移相器的波控代码组合是唯一对应的特点，将每个波束指向对应的移相器波控代码事先计算好放在存储器内，工作时当所述用户控制计算机模块送来方位信息时，所述波控转换电路直接从该方位对应的地址中采用查表法读取每个移相器的波控代码送给对应移相器。作为上述方案的进一步改进，所述波控转换电路接收所述FPGA芯片输出的数据 SD和时钟SC等串行码，通过一级锁存、二级锁存、缓冲器和驱动器产生三组控制信号分别控制移相器、衰减器和开关电路。与传统技术相比，本发明的相控阵雷达天线波束控制装置的有益效果在于 PowerPC逐渐成为嵌入式系统设计的发展趋势，不仅具备了一般嵌入式系统的高可靠性的优点，而且绝大部分的功能设计都在一个芯片中完成，集成度高，稳定性好，可以很好地满足军事设备的研制及批量生产要求，采用FPGA设计的PowerPC技术具有灵活定制的优点， 典型的系统架构是利用FPGA芯片内部集成的CPU处理器核以及接口丰富的IP包，在各种产品应用层面上，尤其航空产品对设备的体积和功耗要求越来越严格，降低设备的功耗等于直接延长了设备有效作战时间，意义重大，而当前的PC104架构系统在体积和功耗虽有所改善，但具体应用中要求增加很多外围电路器件来完成相应的模拟采集和接口通信等功能，多器件累计后单板功耗会较大，功耗控制上很难达到系统总体的要求，同时，基于FPGA 的PowerPC设计片内功能完全是针对具体应用的按需配置，远胜于基于通用处理器的设计，更好地满足具体工程对算法和接口的需求，而且FPGA是可重复编程的逻辑器件，在统一 FPGA硬件平台中，只需将内部功能与具体对象的变量逐一对应，就能方便快捷地实现系统功能，可以广泛地应用于数据采集系统和复杂的多CPU分布式控制系统中，并且通过在线重构FPGA内部的逻辑设计，方便实现系统功能升级。


图1是本发明较佳实施方式提供的相控阵雷达天线波束控制装置的硬件框图。图2是图1中异步串口电路(即Rs422总线)原理图；图3是图1中并口电路(即并口控制器与信号驱动器)原理图4是图1中以太网电路(即以太网MAC)原理图5是图1中FLASH存储器电路(即FLASH控制器模块)原理图6是图1中FPGA的配置电路(即FPGA配置电路模块)原理图7是图1中DDR2 SDRAM存储器电路(即DDR2 SDRAM内存模块)原理图8是图1中40M基准时钟产生电路(即时钟产生电路模块)原理图9是图1中的电源管理模块的IV电压转换电路原理图10是图1中的电源管理模块的0. 9V电压转换电路原理图11是图1中的电源管理模块的2. 5V电压转换电路原理图12是图1中的电源管理模块的1. 8V电压转换电路原理图13是图1中的波控转换电路原理图14是图1的相控阵雷达天线波束控制装置的PowerPC系统工程生成流程图； 图15是图1的相控阵雷达天线波束控制装置的波束控制程序流程图； 图16是图1的相控阵雷达天线波束控制装置的串行控制协议信息格式。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明系统的总体结构如图1所示，相控阵雷达天线波束控制装置100包括远程控制PC计算机10、用户控制计算机模块20、电源管理模块30、FPGA芯片20、波控转换电路 50、信号驱动器60以及作为被控器件70的移相器、衰减器和开关电路。该用户控制计算机模块20与该远程控制PC计算机10远程通信，且分别与该FPGA芯片20、该电源管理模块 30以及该波控转换电路50电性连接，该波控转换电路50与该被控器件70电性连接。该 FPGA芯片20内嵌PowerPC硬核，且用于构建嵌入式计算机200，该嵌入式计算机200还包括分别与该FPGA芯片20电性连接的以太网MAC201、UART控制器202、DDR2 SDRAM内存模块203、FLASH控制器模块204、并口控制器205、FPGA配置电路模块206、时钟产生电路模块 (Clock) 207。该以太网MAC201通过Lan总线与该用户控制计算机模块20传递数据，该用户控制计算机模块20通过Rs422总线与该UART控制器202模块传递控制命令，信号驱动器60电性连接在该用户控制计算机模块20与该并口控制器205之间。参见图2，用户控制计算机模块20通过DB9连接器Jl以串口协议发数据到 PowerPC系统(即嵌入式计算机200)的差分驱动器D24的端口 RX+和RX-，两个端口 RX+和 RX-之间需要增加匹配电阻为100欧的电阻R265，端口 RX+加上拉电阻为IK欧的电阻R256， 端口 RX-加下拉电阻为IOK欧的电阻R274，通过驱动器DM输出RX电平为5V信号，需要经过信号转换器D36变换成3. 3V电平才能输入到FPGA芯片DlI (即FPGA芯片20)。从 FPGA芯片DlI输出的串口控制信号Tx到发差分驱动器D25，经由变换产生一对差分信号 Tx+和Tx-，信号之间增加100欧的匹配电阻R264，端口 Tx+加IK欧的上拉电阻R255，端口 Tx-加IOK欧的下拉电阻R273，完成整个串口电路的合理化设计。参见图3，由FPGA芯片Dl^(输出的控制信号电平为3. 3V，通过电平转换器D27将电平变成5V，与外界系统电压匹配，同时考虑到控制信号的初始稳定态，需要进行增加上下拉电阻，因此，输出管脚要求开电时呈现出高电平，必须要在电平转换器D27的输入端增加上拉电阻R7 ；同理输出管脚要求开电时呈现出低电平，必须要在电平转换器D27的输入端增加下拉电阻R8。外系统输入的故障回馈电平为5V，要求电压匹配性，通过电平转化器D30 将电平变成3. 3V进入FPGA芯片D12J，鉴于程序未启时要求故障呈现正常状态，必须在输入端根据正常状态来增加上下拉电阻，保持故障回馈合理化设计。参见图4，这是PowerPC系统的网络构建原理图，D15是网络芯片WJLXT971ALE， 主要信号分析如下10 Ω和IOK Ω电阻对3. 3V电压进行分压后输入到2个管脚TXSLEW0、 TXSLEffl，从图上可以看出，管脚TXSLEWO、TXSLEffl都为低电平，表示发数据转换率为 3. Ons ；管脚ADDR [4:0]信号用来确定PHY设备地址，由图看出管脚ADDR4、ADDR3、ADDR2和 ADDRl连接到地，管脚ADDRO连接到3. 3V，因此PHY地址为0X01 ；管脚MDC作为MDIO数据的时钟信号，由FPGA产生经33 Ω限流电阻连接到管脚1 (，1 10是双向信号，经过33 0限流电阻后连到FPGA芯片D12J ；冲突检测信号PHY_C0L经33 Ω限流电阻R238输入到FPGA 芯片D12J对应管脚；参考时钟晶体G3是25MHz，分别连接到网络芯片的2个管脚XI和X0， 其中，管脚XI为输入信号，通过IOpf的电容C259滤波处理，管脚M)为输出信号，也通过 IOpf的电容C260进行滤波处理；管脚VCCIO为MII (介质无关接口)的电源信号，连接到 3. 3V电压；管脚VCCA为模拟电源输入，3. 3V电压首先经过电感LlO滤除高频干扰，接着通过电容C257和C258滤除交流信号；双绞线输出信号TPFOP和TPFON对应连接到网络变压器D38的管脚TD+和TD-上，另外2组信号需要120 Ω的电阻R315、R316进行下拉，在下拉的地上加0. IuF电容C342进行滤波处理；双绞线输入信号TPFIP和TPFIN经由270pf的耦合电容C445、C446输入到网络变压器D38的管脚RD+和RD-上。此外，在2组信号线上首先加49. 9 Ω电阻连接到0. OluF电容到地，在网络变压器附近的RD+和RD-加120 Ω的电阻 R317、R318进行下拉，同时在下拉的地上加0. IuF电容C343进行滤波处理；发送使能信号 ΤΧ_ΕΝ经由33 Ω限流电阻R248到FPGA芯片D12J，这个信号必须跟发送时钟信号TX_CLK同步，同样TX_CLK经由33 Ω限流电阻R249到FPGA芯片D12J ；接收到的数据RXD[3:0]经过 33 Ω限流电阻R236排阻连接到FPGA芯片D12J，信号与TX_CLK同步；发送的数据T)(D [3 0] 经过33 Ω限流电阻R237排阻连接到FPGA芯片D12J，信号与TX_CLK同步；网络变压器D38 的管脚TDC经过100 Ω的上拉电阻R319到3. 3V电压，且要求连到0. uF隔离电容C341进行滤波处理，输出信号对应连接到网络接口 RJ45，所有的GND端要求经过电容滤波处理连接到数字地。参见图5，这是PowerPC系统的存储器构建原理图，D16是FLASH存储器件 28F128J3,电源输入包括核电压输入VCC和IO电源输入VCCQ，由图可知，2种电源输入都连接3. 3V电源；地址信息FLASH_A[23:0]的FLASH_A0为字节选择地址信号，FLASH_A[23:1] 地址输入信号，由此可以判断存储器容量为U8Mbit，同时FLASH_A23经过R209电阻上拉到3. 3V电源，所有地址信号管脚都连接到FPGA芯片D12B ；高字节数据总线和低字节数据总线综合起来形成FLASH_D[15:0]，连接到FPGA芯片D12C ；片选信号CE#经上拉电阻R212 到3. 3V ；输出使能信号0E#和写使能信号職分别连接到FPGA芯片D12C ；字节使能信号 BYTE#经过上拉电阻R211到3. 3V电压，然后进入FPGA芯片D12C ；复位信号RSW经上拉电阻R210到3. 3V电压，进入FPGA芯片D12C，保证复位信号初始状态不复位。
参见图6，FPGA芯片配置电路原理图，D17为配置器件XCF32PV048C，由FPGA芯片 D12A产生的配置时钟FPGA_CCLK经过M Ω匹配电阻R218输入到配置器件D17，由此可知为主串配置模式；电源输入包括核电压输入VCCINT、JTAG管脚电源输入VCCJ和输出电源输 Λ VCC0，其中 VCCINT 连至Ij 1. 8V 电压，VCCJ 和 VCCO 连至Ij 2. 5V 电压；D12A 的 PR0GRAM_B_0、 D0NE_0和ΙΝΙΤ_Β_0分别连接到D17的CF、CE和OE管脚，同时，对应的信号经由上拉电阻 R216、R215 和 R217 到 2. 5V 电压；D12A 的 D_IN_0、TDI_0 分别连接到 D17 的 DO 和 TDO ；D12A 的CS_B_0和RDWR_B_0分别经过R219、R220下拉到地JTAG时钟经匹配电阻R221到D17 的TCK JTAG模式选择管脚TMS从D12A输入到D17 ；FPGA芯片D12A的模式选择M[2:0]分别经过上拉电阻R223、R224和R225到2. 5V电压，另外经过跳线器XS8、XS9和XSlO到地， 用来选择上电初始阶段程序加载方式，在该发明使用中，用跳线器将之与地连接，确定固定的程序加载方式。参见图7，是PowerPC系统内存的构建电路原理图，D13是DDR2 SDRAM内存芯片 MT47H64M16HR，与之对应的FPGA功能块D12H和D12F，要求与SDRAM内存芯片的参考电压以及工作电压一致性，因此D12H和D12F的参考电压为0. 9V，工作电压为1. 8V，且增加电容滤波处理；SDRAM的电压输入包括电源输入VDD、DQ电源输入VDDQ、DLL电源输入VDDL和参考电压VREF，其中VDD,VDDQ和VDDL都是1. 8V电压，增加0. IuF电容C257进行滤波处理， VREF是0. 9V电压，增加0. IuF电容C256进行滤波处理；地址信息DDR2_A[12:0]连到FPGA 芯片D12H，所有地址线加100 Ω上拉电阻到0. 9V电压，且电源端增加0. IuF滤波电容；存储地址输入信息 DDR2_BA[2:0]、片选信号 DDR2_CS#、DDR2_WE#、DDR2_CAS#、DDR2_RAS# 以及时钟信号DDR2_CLK0P和DDR2_CLK0N等信号连到FPGA芯片D12H，加100 Ω上拉电阻到 0.9V电压，且电源端增加0. IuF滤波电容；片内终结器DDR2_0DT连到FPGA芯片Dl2H ；数据线DDR2_D[15:0]串33 Ω匹配电阻连接到FPGA芯片D12F ；数据选通差分信号DDR2_DQS0P、 DDR2_DQS0N、DDR2_DQS1P、DDR2_DQS1N 串 24 Ω 匹配电阻连接到 FPGA 芯片 D12F。参见图8，G2是40M晶振器件，电源端和地端接0. IuF滤波电容C250，电源输入为 3. 3V直流电压，管脚3为时钟输出端，输出时钟信号经过匹配电阻R109进入时钟驱动器件 D7的输入端INA，D7电压输入VCCA和VCCB连到3. 3V，使能端/OEA和/OEB连接到地，最后从信号输出端0A3产生经过放大整形的时钟信号CLK_I进入FPGA芯片D12D，作为整个系统时序的参考时钟。参见图9，3. 3V电压经过滤波电容C403和C404进入电源转换芯片N6的Vin、En 和Vbias端，器件的ADj是电压调节设置端，利用电阻分压产生所需的电压类型，R336和 R337是分压电阻，R336为2· 2K Ω，连接Vout和ADj两端，R337为5. IK Ω，连接ADj和GND 之间，通过解算 Vout=R336*Vcc/ (R336+R337) =2. 2*3. 3/ (5. 1+2. 2) =1. 0，产生 Iv 毛电压经过滤波电容(405丄406、(407、0408、(409、0410、(411、0412和滤波电感Lll处理后作为系统的供电输入。参见图10，3. 3V电压经过滤波电容C413和C414进入电源转换芯片N7的ViruEn 和Vbias端，器件的ADj是电压调节设置端，利用电阻分压产生所需的电压类型，R339和 R340是分压电阻，R339为IK Ω，连接Vout和ADj两端，R340为3. 6Κ Ω，连接ADj和GND之间，通过解算 Vout=R339*Vcc/ (R339+R340) =1*3. 3/ (1+3. 6) =0. 9，产生 0. 9v 毛电压经过滤波电容C415、C416、C417、C418、C419、C420、C421、C422和滤波电感L12处理后作为系统的供电输入。参见图11，3. 3V电压经过滤波电容C423、C4M和C425进入电源转换芯片N8的 Vin和En端，器件电压输出无需分压，直接通过Vout端输出所需的2. 5V电压，输出的2. 5V 毛电压经过滤波电容C似6、C427、C428、C429、C430、C431、C432、C433和滤波电感Ll3处理后作为系统的供电输入。参见图12，3. 3V电压经过滤波电容C434、C435和C436进入电源转换芯片N9的 Vin和En端，器件电压输出无需分压，直接通过Vout端输出所需的1. 8V电压，输出的1. 8V 毛电压经过滤波电容C437、C438、C439、C440、C441、C442、C443、C444和滤波电感L14处理后作为系统的供电输入。参见图13，内嵌处理器内核的FPGA芯片的可编程逻辑功能实现波控码值并串转换功能以及完成波控系统的控制时序。转换后的时钟、数据等串行码信号进入波控转换电路，当串行时钟信号SC到来后，进入串并转化电路模块，串并转换开始工作，依次读取32 位控制信息并完成串并转换功能(一个时钟上升沿对应一个数据位)；当一级锁存控制信号 END上升沿到来后，将已转换的32位并行控制信息存入一级锁存器中。而二级锁存器仍维持其原有数据，驱动输出信号不变；当二级锁存信号SYN的上升沿到来时，将驱动器中的32 位数据打入至二级锁存器相应的位置，在下一个SYN信号的上升沿到来之前，二级锁存器中的数据维持不变。根据TRW信号的高电平“1”选通T锁存器中的数据输出，TRW信号的低电平“O”选通R锁存器中的数据输出；并在TRW方波信号的控制下进入缓冲器，最后通过驱器输出1#、2#、3#三组控制信号。参见图14，阐明了 PowerPC系统构建流程，打开EDK的XPS开发环境，根据提示创建系统工程，进入基础系统构建向导(Base System Builder wizard)界面，第一步出现处理器选择界面，有两项选择，一个是硬核PowerPC，另一个是软核Micro blaze，根据需要选择合适的处理器核。进入下一步，进入处理器配置界面，设置参考时钟频率、处理器时钟频率和总线时钟频率等。处理器配置完成后，进入增加外围设备界面，首先加入GPI0，选择合适数据宽度加入；其次加入RS232_Uart模块，选择匹配硬件的类型核，合适的波特率、数据位等参数；然后加入以太网IP包，选择合适的类型核；最后加入FLASH和SDRAM类型核，选择相应参数，完善外围所有硬件对应软件驱动包，形成PowerPC系统。在完成的BSP包基础上添加功能程序，调试、编译后下载bit文件进行调试验证。参见图15，上电初始化程序，用户控制计算机模块通过串口协议发送码值更新码值表，每次发完一组码值进行回读，判断发的码值是否正确，如果不符合重新传输，直至收到正确码值为止。传完码值后，通过界面程序发送控制参数，具体做法与传输码值校验完全一样。完成上述的参数传输后，PowerPC系统已完成码值表更新和控制时序，根据控制时序将界面输入或程序默认的工作32位码值解算成时钟SC和数据SD等串行码输入到波控转换电路模块中，比对更新后的码值表，形成相位、衰减和开关量分别控制移相器、衰减器和开关电路。参见图16，上位机用户控制计算机模块与下位机构建的PowerPC之间串口接口协议信息格式，前两个OxfT作为协议字头；第3个字节长度；第4个字节功能号0 <功能号 ^ 65535，功能号统一编号，每一个功能号在系统内是唯一的；中间的字节就是内容，内容字节的数量决定了长度参数；检查和=一(长度+功能号+内容1 +…+内容i)。
综上所述，远程控制PC计算机通过控制界面利用网络发送控制命令和参数到用户控制计算机模块，用户控制计算机模块将所需的命令转换成对应的电压控制字并按照串口协议发送控制命令，以及通过网络形式接收下位机(构建的嵌入式计算机)的回传数据； 所述的内嵌的PowerPC硬核的FPGA芯片是整个控制器的核心部件，一方面作为可编程逻辑器件完成控制时序、控制命令以及专用IP核的生成工作，另一方面作为处理器核与UART控制器、以太网控制器、并口控制器、DDR2 SDRAM控制器以及FLASH控制器等外设构成嵌入式计算机，完成作为用户控制计算机模块下位机的系统设计要求；所述的UART控制器完成上位机与下位机控制信号交互，其中包括串口电缆、串口协议部分、串口物理层处理单元，串口协议部分主要是调用通用串口 IP核，串口物理层单元对控制信号进行对应的物理层处理；所述的并口控制器主要完成控制信号和故障回馈产生，为了达到信号匹配，需要增加信号驱动器，将FPGA芯片的3. 3V信号转换成用于传输的5V TTL电平，或者将外界输入的5V TTL故障电平转变成FPGA芯片匹配的3. 3V电平，保证所有接口电路电平的一致性；所述的以太网控制器主要将下位机的重要参数回传到用户控制计算机模块进行本地保存，以便后台分析所用；所述DDR2 SDRAM控制器作为计算机主存模块用来缓存程序和数据的部件; 所述FLASH控制器作为计算机数据和程序的存储模块，具有在断电情况下仍能保持所存储的数据信息；所述的配置电路用来配置FPGA芯片的，用来存储系统逻辑程序；所述的时钟单元作为系统的时钟基准，用来准确描述时序关系；所述电源管理模块针对FPGA、DDR2、 FLASH以及网络芯片，其具有多种电源类型，根据每种器件电源输入连接到相应的电源端口 ；所述的波控转换电路模块具有串并转换功能，将控制时序传输的串行码通过串并转换以及锁存形成并行码送入T/R电路进行波束控制；所述移相器根据波控转换电路将32位码值所对应的某几位通过数值变换作为移相值；所述数控衰减器根据波控转换电路将32位码值所对应的某几位通过数值变换作为衰减值；所述转换开关电路根据波控转换电路所对应的某几位来设定接收态、发射态和负载态。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种相控阵雷达天线波束控制装置，其包括内嵌PowerPC处理器硬核的FPGA芯片、 远程控制PC计算机、用户控制计算机模块、以太网MAC、UART控制器、信号驱动器、电源管理模块、DDR2 SDRAM内存模块、FLASH控制器模块、并口控制器、FPGA配置电路模块、时钟产生电路模块、波控转换电路以及被控器件的移相器、衰减器、开关电路；其特征在于所述远程控制PC计算机提供用户界面以及界面后台的算法计算引擎和接口引擎；所述用户控制计算机模块根据所述远程控制PC计算机发出的参数信息产生对应的控制时序和命令信息，通过串口接口和并行接口传递到所述FPGA芯片；所述FPGA芯片根据送来的命令参数选择对应的时序模式，将预先保存在码值表的32位的并行码值解算成时钟SC和数据SD等串行码，通过所述FPGA芯片的IO 口输出到所述波控转换电路；所述波控转换电路将所述串行码转成三组控制信息，分别控制所述移相器、所述衰减器和所述开关电路，所述 FPGA芯片还将其故障信息通过所述并口控制器实时回馈到所述用户控制计算机模块显示在所述远程控制PC计算机上，方便用户快速定位故障点，且还将其重要参数信息通过网络接口保存到所述远程控制PC计算机，以便控制中心分析数据。
2.如权利要求1所述的一种相控阵雷达天线波束控制装置，其特征在于所述电源管理模块设计为两级转换，第一级转换过程中，3. 3V电源直接通过外部电源模块输入，经过压保护和滤波处理后使用；第二级转换过程中，利用输入的3. 3V电压源，通过电源转换芯片将电源转变成2. 5V、1. 8V、1. OV和0. 9V毛电压，将输出的毛电压经过滤波电容和滤波电感处理后供下位机组成器件使用，所述下位机包括所述以太网MAC、所述UART控制器、所述信号驱动器、所述DDR2 SDRAM内存模块、所述FLASH控制器模块、所述并口控制器、所述FPGA 配置电路模块、所述时钟产生电路模块。
3.如权利要求1所述的一种相控阵雷达天线波束控制装置，其特征在于所述下位机的基准时钟产生方法40M晶振输出到所述时钟产生电路模块，经过放大整形后到所述 FPGA芯片，根据编程需求将输入的40M时钟信号进行分频处理。
4.如权利要求1所述的一种相控阵雷达天线波束控制装置，其特征在于所述下位机的串口产生方法根据差分驱动器的硬件器件选择合适IP类型核，确定串口协议的数据位、停止位、校验位和波特率等参数，进行编译生成BSP包下载。
5.如权利要求1所述的一种相控阵雷达天线波束控制装置，其特征在于所述下位机的以太网产生方法根据以太网控制器选择合适IP类型核，进行编译生成BSP包下载。
6.如权利要求1所述的一种相控阵雷达天线波束控制装置，其特征在于所述下位机的并口产生方法根据GPIO选择IP类型核，确定位数和宽度，进行编译生成BSP包下载。
7.如权利要求1所述的一种相控阵雷达天线波束控制装置，其特征在于所述下位机系统的嵌入式计算机存储器产生方法根据所述FLASH控制器模块选择对应的IP类型核， 确定参数后，进行编译生成BSP包下载。
8.如权利要求1所述的一种相控阵雷达天线波束控制装置，其特征在于所述下位机的嵌入式计算机内存产生方法根据所述DDR2 SDRAM内存模块选择对应的IP类型核，确定参数后，进行编译生成BSP包下载。
9.如权利要求1所述的一种相控阵雷达天线波束控制装置，其特征在于所述下位机的码值产生方法采用本地保存法，根据天线的每个波束指向和每个移相器的波控代码组合是唯一对应的特点，将每个波束指向对应的移相器波控代码事先计算好放在存储器内，工作时当所述用户控制计算机模块送来方位信息时，所述波控转换电路直接从该方位对应的地址中采用查表法读取每个移相器的波控代码送给对应移相器。
10.如权利要求1所述的一种相控阵雷达天线波束控制装置，其特征在于所述波控转换电路接收所述FPGA芯片输出的数据SD和时钟SC等串行码，通过一级锁存、二级锁存、缓冲器和驱动器产生三组控制信号分别控制移相器、衰减器和开关电路。
全文摘要
本发明涉及一种相控阵雷达天线波束控制装置，其包括远程控制PC计算机、用户控制计算机模块、电源管理模块、FPGA芯片、信号驱动器、波控转换电路以及与波控转换电路电性连接的被控器件，其中，用户控制计算机模块与远程控制PC计算机远程通信且与FPGA芯片、电源管理模块以及波控转换电路分别电性连接。FPGA芯片内嵌PowerPC硬核，且用于构建嵌入式计算机，嵌入式计算机还包括分别与FPGA芯片电性连接的以太网MAC、UART控制器、DDR2SDRAM内存模块、FLASH控制器模块、并口控制器、FPGA配置电路模块、时钟产生电路模块。所述相控阵雷达天线波束控制装置具有高可靠性。
文档编号G01S7/03GK102495565SQ20111038059
公开日2012年6月13日 申请日期2011年11月25日 优先权日2011年11月25日
发明者李美, 苏桂芝, 邵威, 郭立俊, 黄翌 申请人:中国电子科技集团公司第三十八研究所