专利名称：一种基于gps/北斗系统的时间频率驯服模块的制作方法
技术领域：
本发明涉及时间频率驯服模块，特别是涉及一种基于GPS/北斗系统的时间频率 驯服模块。
背景技术：
现有高精度 的频率源能够提供频率准确度优于5e_12的设备除了传统的铯原子 钟、驯服铷原子钟之外，常见的还有驯服恒温晶振。由于全球定位系统(Global Position System，缩略词为GPS) /北斗系统具有全天候性、长期频率准确度优于le_12，通常作为外 部参考源用来驯服恒温晶振、铷原子钟等。而铷原子钟造价相对较为昂贵，一般除通讯网、 骨干网如省际网外，大多使用GPS/北斗系统驯服恒温晶振。在电力系统中，侧重点是秒脉 冲(Pulse Per Second，缩略词为PPS)的定时准确度，并且尽可能保证PPS脉冲的绝对连续 性，尤其是智能电网对GPS/北斗时钟系统提出全网优于1 μ S的频率准确度要求。

发明内容
本发明所要解决的技术问题是弥补上述现有技术的缺陷，提供一种基于GPS/北 斗系统的时间频率驯服模块。本发明的技术问题通过以下技术方案予以解决。这种基于GPS/北斗系统的时间频率驯服模块，包括GPS/北斗原始设备制造商 (Original Equipment Manufacture，缩略词为OEM)模块提供的参考PPS源、现场可编程门 阵列(Field Programmable Gate Array，缩略词为FPGA)、驯服逻辑处理器、数字模拟转换 器(Digital-Analog Converter，缩略词为 DAC)、晶体振荡器(Crystal Oscillator，缩略 词为CO)和基准电压源。所述FPGA—输入端与所述参考PPS源连接，一输出端输出驯服 的PPS，另一输出端与所述驯服逻辑处理器输入端连接，所述驯服逻辑处理器输出端与所述 DAC 一输入端连接，所述DAC另一输入端与所述基准电压源连接，所述DAC输出端与所述CO 连接。这种基于GPS/北斗系统的时间频率驯服模块的特点是设有用于PPS粗调即预同步模式的数字锁相环(Phase-Locked Loop,缩略 词为PLL)，以及用于PPS相位精调以及CO频率调节即驯服工作模式的模拟锁频环 (Frequency-Locked Loop,缩略词为 FLL)。所述数字PLL是数字比例积分(Proportion-Integral，缩略词为PI)控制环路，由 相位检测器、多路开关、数字锁相环(Phase-Locked Loop，缩略词为PLL)逻辑电路、数字加 /减计数器组成，CO只作为频率源使用，提供倍频频率，所述数字加/减计数器的两输入端 分别与所述数字PLL逻辑电路输出端和所述多路开关输出端连接，所述多路开关用于数字 锁相环模拟锁相环之间切换，所述数字加/减计数器输出端与所述相位检测器一输入端连 接，所述相位检测器另一输入端即是所述FPGA内部逻辑电路的输入端。所述数字PLL在预 同步模式下粗调由所述数字加/减计数器输出的系统PPS，使其与外部的参考PPS源之间相位差减小至设定范围(5 10 μ幻，以利于所述模拟FLL进一步微调系统PPS与外部参考源 之间相位差。所述模拟FLL是包括开尔曼滤波器的数字PI控制环路，由相位检测器、驯服逻辑 处理器、DAC、C0组成混合锁相环，采用CO时钟的倍频频率。所述模拟FLL在驯服工作模式 下配合FPGA内部逻辑电路中的分频电路微调由所述数字加/减计数器输出的系统PPS，使 其跟踪外部的参考PPS源，使其相位误差进一步减小至小于100ns，并驯服本地CO输出频率 的准确度长期稳定度接近GPS/北斗系统提供的外部参考PPS源的长期稳定度特性。本发明的技术问题通过以下进一步的技术方案予以解决。 设有时钟保持逻辑，在外部的参考PPS源丢失或无效时，系统自动切换至保持工 作模式，CO频率准确度和系统PPS主动保持和GPS/北斗系统提供的外部参考PPS源接近 的定时准确度，并能根据保持时间的推移不断修正CO频率，即使外部参考PPS源丢失或无 效，在设定时长内，仍然保证系统PPS的误差在允许的范围。设有时钟恢复逻辑，在外部参考PPS源恢复时，系统自动切换至恢复工作模式，由 系统相位差数据决定切换至数字PI控制环路或包括开尔曼滤波器的数字PI控制环路，重 新捕获并恢复到锁定状态。设有系统参数设定逻辑，由系统相位差数据获得新的系统初始化参数，以及包括 开尔曼滤波器的数字PI控制环路的参数。在所述驯服工作模式、保持工作模式和恢复工作模式转换过程中，由FPGA内部逻 辑电路中的分频电路获得的PPS信号具有连续性，不会发生突变，不会影响被授时设备正 常使用。本发明的技术问题通过以下再进一步的技术方案予以解决。所述GPS/北斗OEM模块接收GPS/北斗卫星的射频信号，并通过下变频、解码、 运算处理后获得地理信息和时间信息，然后通过PPS以及串行接口(Serial Peripheral hterface，缩略词为SPI)报文的形式将地理信息和时间信息输出。所述FPGA内部逻辑电路还包括输入端连接数字加/减计数器、输出端为本时间频 率驯服模块输出端的相位控制电路。所述驯服逻辑处理器的驯服逻辑是处理器程序或者嵌入FPGA的可编程片上系统 (System-on-a-Programmable-Chip，缩略词为 S0PC)程序。所述驯服逻辑处理器是ARM公司设计的嵌入式RISC芯片内核的主CPU(LM3S1601 单片机)，用于解读GPS/北斗OEM模块串行报文信息和判断当前外部参考PPS源状态，还用 于处理包括开尔曼滤波器的数字PI控制环路的算法部分和执行部分。所述DAC是包括开尔曼滤波器的数字PI控制环路的执行部分所述驯服逻辑处理 器运算后获得的电压控制信息通过SPI控制DAC的电压输出，用于控制CO频率。所述CO是恒温晶体振荡器(Oven Controlled Crystal Oscillator，缩略词为 0CX0)禾口温度补偿晶体振荡器(Temperature Compensating Crystal Oscillator,缩略词 为TCX0)中的一种。TCXO比00(0精度低，用于提供低成本解决方案。所述参考PPS源是提供可信任PPS的高一级参考源，除GPS/北斗OEM模块提供的 参考PPS源外，还包括被动氢钟和铯原子钟。本发明与现有技术对比的有益效果是
本发明使PPS信号在驯服工作模式下跟踪外部的参考PPS源，使其相位误差进一 步减小至小于100ns，其频率准确度优于k-12以及PPS时间脉冲绝对连续的模块。在外部 的参考PPS源丢失或无效时，在保持工作模式下CO频率准确度和系统PPS主动保持和GPS/ 北斗系统提供的外部参考PPS源接近的定时准确度，并能根据保持时间的推移不断修正CO 频率，即使外部参考PPS源丢失或无效，在设定时长内，仍然保证系统PPS的误差在允许的 范围。在外部参考PPS源恢复时，在恢复工作模式下能重新捕获并恢复到锁定状态。而且， 在驯服工作模式、保持工作模式和恢复工作模式转换过程中，PPS信号具有连续性，不会发 生突变，不会影响被授时设备正常使用。


附图是本发明具体实施方式
的系统级模块的组成方框图。
具体实施例方式下面结合具体实施方式
并对照附图对本发明进行说明。—种系统级模块如附图所示的基于GPS/北斗系统的时间驯服模块，包括GPS/ BD (北斗)OEM模块提供的参考PPS源、FPGA、驯服逻辑处理器、DAC、CO和基准电压源。FPGA内部逻辑电路包括PI控制环路，数字PI控制环路包括依次连接的相位检测 器、多路开关、数字PLL逻辑电路、数字加减计数器，用于在预同步模式下粗调由所述数字 加减计数器输出的系统PPS，使其与外部的参考PPS源之间相位差减小至5 10 μ S，以利 于包括开尔曼滤波器的数字PI控制环路进一步微调系统PPS与外部参考源之间相位差。所述数字PI控制环路还包括开尔曼滤波器，用于驯服本地OCXO或TCX0，使处于驯 服工作模式下的CO频率的长期稳定度接近GPS/北斗系统的长期稳定度，并配合FPGA内部 逻辑电路中的分频电路微调由所述数字加减计数器输出的系统PPS，使其跟踪外部的参考 PPS源，使其相位误差进一步减小至小于100ns。本具体实施方式
是一个典型的闭环控制系统，设有用于PPS粗调即预同步的数字 锁相环(DLL) -数字PI控制环路，以及用于0CX0/TCX0频率调节以及PPS相位精调的模拟 锁频环(Frequency-Locked Loop，缩略词为FLL)-包括开尔曼滤波器的数字PI控制环路。 在两个环路中都采用0CX0/TCX0时钟的倍频频率。首先将0CX0/TCX0的IOM频率通过FPGA内部的倍频电路倍频到200MHz，作为系 统时钟；这个系统时钟通过计数分频获得本地syS_ppS，sys_pps与外部的参考PPS源的参 考PPS通过相位检测器比较获得当前系统的相位差；该相位差经过比较电路判断后决定相 位差数据用于预同步模式或驯服模式。如果用于预同步模式，系统由相位检测器、数字PLL逻辑电路、数字加/减计数器 组成，0CX0/TCX0只作为频率源使用；如果是用于驯服模式，系统由相位检测器、驯服逻辑处理器、DAC、0CX0/TCX0组 成混合锁相环，数字加/减计数器是一固定数值，为当前系统主频200MHz的周期计数值 200000000，相位检测器是数字电路，0CX0/TCX0是模拟电路。设有时钟保持逻辑，在外部的参考PPS源丢失或无效时，系统自动切换至保持工 作模式，CO频率准确度和系统PPS主动保持和GPS/北斗系统提供的外部参考PPS源接近的定时准确度，并能根据保持时间的推移不断修正CO频率，即使外部参考PPS源丢失或无 效，在设定时长内，仍然保证系统PPS的误差在允许的范围。设有时钟恢复逻辑，在外部的参考PPS源恢复时，系统自动切换至恢复工作模式， 由系统相位差数据决定切换至数字PI控制环路或包括开尔曼滤波器的数字PI控制环路， 重新捕获并恢复到锁定状态。设有系统参数设定逻辑，由系统相位差数据获得新的系统初始化参数，以及包括 开尔曼滤波器的数字PI控制环路的参数。在驯服工作模式、保持工作模式和恢复工作模式转换过程中，由FPGA内部逻辑电 路中的分频电路获得的PPS信号具有连续性，不会发生突变，不会影响被授时设备正常使
用。
GPS/北斗OEM模块接收GPS/北斗卫星的射频信号，并通过下变频、解码、运算处理 后获得地理信息和时间信息，然后通过PPS以及SPI报文的形式将地理信息和时间信息输
出OFPGA内部逻辑电路还包括输入端连接数字加/减计数器、输出端为本时间频率驯 服模块输出端的相位控制电路。驯服逻辑处理器的驯服逻辑是处理器程序或者嵌入FPGA的SOPC程序。驯服逻辑处理器是ARM公司设计的嵌入式RISC芯片内核的LM3S1601单片机，用 于解读GPS/北斗OEM模块串行报文信息和判断当前外部参考PPS源状态，还用于处理包括 开尔曼滤波器的数字PI控制环路的算法部分和执行部分。DAC是包括开尔曼滤波器的数字PI控制环路的执行部分驯服逻辑处理器运算后 获得的电压控制信息通过SPI控制DAC的电压输出，用于控制CO频率。CO是OCXO和TCXO中的一种。TCXO比OCXO精度低，用于提供低成本解决方案。本具体实施方式
利用GPS/北斗定位系统优秀的长期稳定度特性，通过包括开尔 曼滤波器的数字PI控制环路驯服本地OCXO或TCX0，使其频率的长期稳定度接近GPS/北斗 系统的长期稳定度；同时通过FPGA内部逻辑电路中的分频电路获得PPS信号，并使PPS信 号在驯服工作模式下跟踪外部的参考PPS源，使其相位误差进一步减小至小于100ns。在 外部的参考PPS源丢失或无效时，系统自动切换至保持工作模式，CO频率准确度和系统PPS 主动保持和GPS/北斗系统提供的外部参考PPS源接近的定时准确度，并能根据保持时间的 推移不断修正CO频率，即使外部参考PPS源丢失或无效，在设定时长内，仍然保证系统PPS 的误差在允许的范围。在外部参考PPS源恢复时，系统自动切换至恢复工作模式，由系统相 位差数据决定切换至数字PI控制环路或包括开尔曼滤波器的数字PI控制环路，重新捕获 并恢复到锁定状态。而且，在驯服工作模式、保持工作模式和恢复工作模式转换过程中，由 FPGA内部逻辑电路中的分频电路获得的PPS信号具有连续性，不会发生突变，不会影响被 授时设备正常使用。以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定 本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在 不脱离本发明构思的前提下做出若干等同替代或明显变型，而且性能或用途相同，都应当 视为属于本发明由所提交的权利要求书确定的专利保护范围。
权利要求
1.一种基于GPS/北斗系统的时间频率驯服模块，包括GPS/北斗原始设备制造商 (Original Equipment Manufacture，缩略词为OEM)模块提供的参考PPS源、现场可编程门 阵列(Field Programmable Gate Array，缩略词为FPGA)、驯服逻辑处理器、数字模拟转换 器(Digital-Analog Converter，缩略词为 DAC)、晶体振荡器(Crystal Oscillator，缩略 词为CO)和基准电压源。所述FPGA—输入端与所述参考PPS源连接，一输出端输出驯服 的PPS，另一输出端与所述驯服逻辑处理器输入端连接，所述驯服逻辑处理器输出端与所述 DAC 一输入端连接，所述DAC另一输入端与所述基准电压源连接，所述DAC输出端与所述CO 连接，其特征在于设有用于PPS粗调即预同步模式的数字锁相环(Phase-Locked Loop，缩略词为PLL)， 以及用于PPS相位精调以及CO频率调节即驯服工作模式的模拟锁频环(Frequency-Locked Loop，缩略词为FLL)；所述数字PLL是数字比例积分(Proportion-htegral，缩略词为PI)控制环路，由相位 检测器、多路开关、数字锁相环(Phase-Locked Loop，缩略词为PLL)逻辑电路、数字加/减 计数器组成，CO只作为频率源使用，提供倍频频率，所述数字加/减计数器的两输入端分别 与所述数字PLL逻辑电路输出端和所述多路开关输出端连接，所述多路开关用于数字锁相 环模拟锁相环之间切换，所述数字加/减计数器输出端与所述相位检测器一输入端连接， 所述相位检测器另一输入端即是所述FPGA内部逻辑电路的输入端。所述数字PLL在预同 步模式下粗调由所述数字加/减计数器输出的系统PPS，使其与外部的参考PPS源之间相位 差减小至设定范围；所述模拟FLL是包括开尔曼滤波器的数字PI控制环路，由相位检测器、驯服逻辑处理 器、DAC、C0组成混合锁相环，采用CO时钟的倍频频率。所述模拟FLL在驯服工作模式下配 合FPGA内部逻辑电路中的分频电路微调由所述数字加/减计数器输出的系统PPS，使其跟 踪外部的参考PPS源，使其相位误差进一步减小至小于100ns，并驯服本地CO输出频率的准 确度长期稳定度接近GPS/北斗系统提供的外部参考PPS源的长期稳定度特性。
2.如权利要求1所述的基于GPS/北斗系统的时间频率驯服模块，其特征在于 设有时钟保持逻辑，在外部的参考PPS源丢失或无效时，系统自动切换至保持工作模式，CO频率准确度和系统PPS主动保持和GPS/北斗系统提供的外部参考PPS源接近的定 时准确度，并能根据保持时间的推移不断修正CO频率，即使外部参考PPS源丢失或无效，在 设定时长内，仍然保证系统PPS的误差在允许的范围。
3.如权利要求1或2所述的基于GPS/北斗系统的时间频率驯服模块，其特征在于 设有时钟恢复逻辑，在外部的参考PPS源恢复时，系统自动切换至恢复工作模式，由系统相位差数据决定切换至数字PI控制环路或包括开尔曼滤波器的数字PI控制环路，重新 捕获并恢复到锁定状态。
4.如权利要求3所述的基于GPS/北斗系统的时间频率驯服模块，其特征在于设有系统参数设定逻辑，由系统相位差数据获得新的系统初始化参数，以及包括开尔 曼滤波器的数字PI控制环路的参数。
5.如权利要求4所述的基于GPS/北斗系统的时间频率驯服模块，其特征在于 在所述驯服工作模式、保持工作模式和恢复工作模式转换过程中，由FPGA内部逻辑电路中的分频电路获得的PPS信号具有连续性，不会发生突变，不会影响被授时设备正常使用。
6.如权利要求5所述的基于GPS/北斗系统的时间频率驯服模块，其特征在于 所述GPS/北斗OEM模块接收GPS/北斗卫星的射频信号，并通过下变频、解码、运算处理后获得地理信息和时间信息，然后通过PPS以及串行接口(Serial Peripheral hterface，缩略词为SPI)报文的形式将地理信息和时间信息输出。
7.如权利要求6所述的基于GPS/北斗系统的时间频率驯服模块，其特征在于 所述驯服逻辑处理器的驯服逻辑是处理器程序或者嵌入FPGA的可编程片上系统(System-on-a-Programmable-Chip，缩略词为 S0PC)程序；所述驯服逻辑处理器是ARM公司设计的嵌入式RISC芯片内核的主CPU (LM3S1601单片 机)，用于解读GPS/北斗OEM模块串行报文信息和判断当前外部参考PPS源状态，还用于处 理包括开尔曼滤波器的数字PI控制环路的算法部分和执行部分。
8.如权利要求7所述的基于GPS/北斗系统的时间频率驯服模块，其特征在于所述DAC是包括开尔曼滤波器的数字PI控制环路的执行部分所述驯服逻辑处理器运 算后获得的电压控制信息通过SPI控制DAC的电压输出，用于控制CO频率。
9.如权利要求8所述的基于GPS/北斗系统的时间频率驯服模块，其特征在于 所述CO是恒温晶体振荡器(Oven Controlled Crystal Oscillator，缩略词为0CX0)和温度补偿晶体振荡器(Temperature Compensating Crystal Oscillator,缩略词为 TCX0)中的一种。
10.如权利要求9所述的基于GPS/北斗系统的时间频率驯服模块，其特征在于所述参考PPS源是提供可信任PPS的高一级参考源，除GPS/北斗OEM模块提供的参考 PPS源外，还包括被动氢钟和铯原子钟。
全文摘要
一种基于GPS/北斗系统的时间频率驯服模块，包括GPS/北斗OEM模块提供的参考PPS源，其特征是设有用于PPS粗调即预同步模式的数字PLL，以及用于PPS相位精调以及CO频率调节即驯服工作模式的模拟FLL。数字PLL是数字PI控制环路，由相位检测器、多路开关、数字PLL逻辑电路、数字加/减计数器组成；模拟FLL是包括开尔曼滤波器的数字PI控制环路，由相位检测器、驯服逻辑处理器、DAC、CO组成混合锁相环。本发明使PPS信号跟踪外部的参考PPS源之间信号误差进一步减小至小于100ns，其频率准确度优于5e-12以及PPS时间脉冲绝对连续的模块。在各种工作模式转换过程中，PPS信号不会发生突变。
文档编号G01S19/31GK102147474SQ201010600879
公开日2011年8月10日 申请日期2010年12月21日 优先权日2010年12月21日
发明者孔祥兵, 张金瑜, 赵忠 申请人:深圳市双合电气股份有限公司, 西安市双合软件技术有限公司