专利名称：电路板上现场可编程门阵列组件间的联机测试方法及电路的制作方法
技术领域：
本发明有关于一种组件间的总线联机测试，尤其是一种用于直接在电路板上执行现场可编程门阵列组件间的联机测试的方法及电路，其可依总线宽度调整电路结构，让板上的两个现场可编程门阵列组件(FPGA)间的联机是否正常，可以容易地被检验，甚至总线的品质、速度都可以利用这个方法及电路来检查好坏。
背景技术：
现今的FPGA芯片基于体积(主要体积问题为接脚)上的考虑，大多以球门阵列封装(Ball Grid Array，BGA)为主。虽然BGA封装有体积小的优点，但也有接点好坏不易观察的缺点。
目前对于FPAG中，BGA接点好坏的判定，大多是先利用X射线来检查，之后，再使用图像判断程序或人工来判定接点状态。
在总线品质的判断方面，一般只限于对电路板做联机测试，也就是量测两点间是否接通，对于其余信息则无法测知。

发明内容
因此，本发明的一目的为提供一种直接在电路板上执行现场可编程门阵列组件间的联机测试的方法及其电路，该方法可依总线宽度调整电路结构，如此，安装在板上的各现场可编程门阵列组件(field programmable gatearray，FPGA)，彼此间的联机是否正常，就可以很容易地被检验出来，甚至总线的品质、速度都可以用这个方法及电路来检查好坏。
本发明提供一种直接在电路板上执行现场可编程门阵列组件间的联机测试的方法及电路，其利用线性反馈移位缓存器(linear feedback shiftregister，LFSR)所构成的测试电路，可以很容易了解联机状况及总线品质。
上述测试方法主要包含根据一预置的线性反馈移位缓存器(LFSR)多项式，先在一第一现场可编程门阵列组件(FPGA)上，配置一第一连接电路；接着，在一第二现场可编程门阵列组件上，配置一第二连接电路，其中，该第二连接电路的接脚以一对一并行配置方式，与该第一连接电路的接脚相连接，以及，上述连接电路的一包含异或门(XOR gate)而另一连接电路包含一移位缓存器(shift register)，或者上述连接电路的一同时包含异或门及一移位缓存器；输入一检验图案(pattern)至该移位缓存器，以进行测试并产生一特定图案，自该移位缓存器的输出接脚输出；检测该特定图案，以得知该第一及第二连接电路的联机状态及相关信息。上述移位缓存器是使用多个D型触发器串接而成。
上述测试电路主要包含一第一连接电路，连接至一第一现场可编程门阵列组件(FPGA)；一包含一移位缓存器的第二连接电路，连接于一第二现场可编程门阵列组件(FPGA)及该第一连接电路之间；其中，该第一连接电路及该第二连接电路根据一预置的线性反馈移位缓存器(LFSR)多项式(polynomial)来配置，以输入一检验图案至该移位缓存器，以进行测试并产生一特定图案，接着再将该特定图案自该移位缓存器的输出接脚输出，因此得知该第一及第二连接电路的联机状态及相关信息。上述移位缓存器是由多个D型触发器串接而成。上述连接电路的一包含异或门，也就是该第一连接电路只包含异或门而该第二连接电路只包含该移位缓存器，或者，上述该第二连接电路同时包含异或门及该移位缓存器。


为让本发明的上述及其它目的、特征、与优点能更显而易见，下文特举一较佳实施例，并配合附图，详细说明如下图1a显示一外异或门式的线性反馈移位缓存器(LFSR)多项式的电路结构示意图。
图1b显示一内异或门式的线性反馈移位缓存器(LFSR)多项式的电路结构示意图。
图2a为根据本发明图1a显示一外异或门式LFSR电路范例。
图2b为根据本发明图1b显示一内异或门式LFSR电路范例。
图3a为一组合本发明测试电路的外异或门式LFSR电路示意图。
图3b为根据本发明图3a电路的一实施例。
图4a为一组合本发明测试电路的内异或门式LFSR电路示意图。
图4b为根据本发明图4a电路的一实施例。
图5为一本发明测试流程图。
符号说明31、32～现场可编程门阵列组件(FPGA)；33、43～异或门；34～总线；35～现场可编程门阵列组件(FPGA)的接脚；36～测试电路的输出接脚；37～测试电路的输入接脚；38、D0-DIr1～缓存器。
具体实施例方式
全文中，类似功能组件以相同符号代表。
一个线性反馈移位缓存器(LFSR)多项式的电路结构可分为两种组成形式型式1外异或门式(Exclusive OR gates outside the Shift Registerloop)，如图1a所示。
型式2内异或门式(Exclusive OR gates inside the Shift Registerchain)，如图1b所示。
基本上，LFSR的基本单元方块是由D型触发器(D-type Flip-Flop)及异或门构成。由多个D型触发器串接而成一移位缓存器，并由异或门的配置位置，决定一LFSR的特征多项式(characteristic polynomial)。第1a及1b图构成的特征多项式的通式可以下列公式代表g(x)＝gnxn+gn-1xn-1+...+g0x0实务上，可利用上述通式，设计所想要的任何LFSR多项式电路。例如，图2a显示一特征多项式g(x)＝x4+x3+1的外异或门式LFSR电路示意图，其初始值设定为1。又，图2b显示一特征多项式g(x)＝x5+x3+x+1的内异或门式LFSR电路示意图，其初始值设定为0。
分析上述电路，不论所显示的特征多项式为何，异或门的位置，可决定特征多项式的表示式(representation)。据此，将一检验图案，例如图2b中的”01010001”(即，检验图案＝x+x3+x7)，输入至移位缓存器后，若其输出余数不等于一预期图案，在此预期图案应为1+x2+x3时，则可根据所接收的输出图案，反推回去，得到一不同于原特征多项式的错误表示式，检试此错误表示式的异或门位置，即可得知联机状态及相关信息。上述输出图案可利用LFSR的递归特点(recursive feature)，使得LFSR运作在某个固定的序列状态下而得，可以下式表示G(x)=Σi=1ngixi(a-ix-i+···a-1x-1)g(x),]]>其中，G(x)为产生的图案；a-i为触发器Di的初始状态(the initial stateof flip-flop Di)；g(x)为特征多项式；而且，当参数gi为1时，表示异或门存在于连接中，反之，则无连接。
据此，检查特定图案是否正确，即可达到总线及联机是否正常的测试目的。下列另举一范例，其具有一特征多项式g(x)＝1+x+x2+x3，以进一步说明本发明测试电路及测试方法。
图3a显示一本发明测试电路的示意图。在图3a中，本测试电路主要包含二现场可编程门阵列组件(FPGA)31及32、二异或门33、多个总线34、现场可编程门阵列组件(FPGA)的多个接脚35、一输出接脚36、一输入接脚37及一移位缓存器38。其中，移位缓存器38是由多个D型触发器串接而成。
如图3a所示，这个验证的方法就是在两个FPGA31、32间，建立起一LFSR多项式电路，其间的联机就是两FPGA间的总线34。简单的说，就是利用多项式除法的特点，再建构好相关的电路后，自输入接脚37输入一固定图案IN至移位缓存器38，再检验自移位缓存器38的输出接脚36输出。当总线联机中的其中一条未正确连接或断线时，会使电路形成一缺项多项式(异或门特性)。例如，当经输入接脚输入一检验图案”1111”后，发现其图案OUT的输出错误。因此，利用上述公式G(x)反推回去，求取g(x)，发现图3a的输出特征多项式变成图3b所示的g(x)＝1+x2+x3时，由于多项式电路已知，输入图案IN也是已知，因此，可以很容易地知道有问题的线为一次项x所在位置上的联机。也由于多项式除法，可以在总线34上，不定期的传输0或1的值，雷同于一般的总线传输，因此，当时钟(clock)速度变化时，从相对应的输出情况，也可以得知总线的速度。另外，如果发生串音现象(cross talk)时，会有不相符合的情形间隙产生，所以也可被观察到。
图4a显示另一本发明测试电路的示意图。在图4a中，本测试电路主要包含二现场可编程门阵列组件(FPGA)31及32、三异或门43、多个总线34、现场可编程门阵列组件(FPGA)的多个接脚35、一输出接脚36、一输入接脚37及一移位缓存器38。其中，移位缓存器38是由多个D型触发器串接而成。
如图4a所示，比较于图3a使用外异或门式33的LFSR多项式电路结构，这个验证的方法是利用内异或门式43来建立一LFSR多项式电路，其间的联机仍是两FPGA间的总线34。简单的说，就是根据一预置多项式，将一异或门配置于D型触发器前，该异或门的输出则连接至下一阶的D型触发器的输出端，据此，会使用到三个异或门43来完成上述LFSR多项式电路。建构好的电路，自输入接脚37输入一固定图案IN至移位缓存器38，再检验自移位缓存器38的输出接脚。当总线联机中的其中一条未正确连接的话，也会使电路形成一缺项多项式(xor gate特性)。例如，当经输入接脚输入一检验图案”1111”后，发现其输出图案OUT发生错误。因此，利用上述公式G(x)反推回去，求取g(x)，发现图4a的输出特征多项式变成图4b所示的g(x)＝1+X+X3时，由于多项式电路已知，输入图案IN也是已知，因此，可以很容易地知道有问题的线为二次项x所在位置上的联机。同样地，也由于多项式除法，可以在总线34上，不定期的传输0或1的值，雷同于一般的总线传输，因此，当时钟(clock)速度变化时，从相对应的输出情况，也可以得知总线的速度。另外，如果发生串音现象(cross talk)时，会有不相符合的情形间隙产生，所以也可被观察到。
因此，本发明测试方法如图5所示，主要包含根据一预置的线性反馈移位缓存器(LFSR)多项式，先在一第一现场可编程门阵列组件(FPGA)上，配置一第一连接电路(S1)；接着，在一第二现场可编程门阵列组件上，配置一第二连接电路(S2)，其中，该第二连接电路的接脚以对应的方式与该第一连接电路的接脚相连接，如使用一对一并行配置方式，以及，上述连接电路的一包含异或门而另一连接电路包含一移位缓存器，或者上述连接电路的一同时包含异或门及一移位缓存器；输入一检验图案至该移位缓存器(S3)，以进行测试并产生一特定图案，自该移位缓存器的输出接脚输出；检测该特定图案(S4)，以得知该第一及第二连接电路的联机状态及相关信息。上述移位缓存器是使用多个D型触发器串接而成。
虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神及范围的情况下，可进行更动与修改，因此本发明的保护范围以所提出的权利要求所限定的范围为准。
权利要求
1.一种直接在电路板上执行现场可编程门阵列组件间的联机测试的方法，包括下列步骤根据一预置的线性反馈移位缓存器(LFSR)多项式，在一第一现场可编程门阵列组件(FPGA)上，配置一第一连接电路；根据该预置的线性反馈移位缓存器(LFSR)多项式，在一第二现场可编程门阵列组件上，配置一包含一移位缓存器的第二连接电路，其中，该第二连接电路的接脚相对应于该第一连接电路的接脚相连接；输入一检验图案至该移位缓存器，以进行测试并产生一特定图案，自该移位缓存器的输出接脚输出；及检测该特定图案，以得知该第一及第二连接电路的联机状态及相关信息。
2.如权利要求1所述的直接在电路板上执行现场可编程门阵列组件间的联机测试的方法，其中，该移位缓存器是使用多个D型触发器串接而成。
3.如权利要求1所述的直接在电路板上执行现场可编程门阵列组件间的联机测试的方法，其中，若使用一外异或门型LFST电路来实现该预置的线性反馈移位缓存器(LFSR)多项式时，则该异或门配置于该第一连接电路。
4.如权利要求1所述的直接在电路板上执行现场可编程门阵列组件间的联机测试的方法，其中，若使用一内异或门型LFST电路来实现该预置的线性反馈移位缓存器(LFSR)多项式时，则该异或门配置于该第二连接电路。
5.如权利要求1所述的直接在电路板上执行现场可编程门阵列组件间的联机测试的方法，其中，该检验图案及该特定图案为一多项式形式的关系。
6.如权利要求1所述的直接在电路板上执行现场可编程门阵列组件间的联机测试的方法，其中，相关信息包含总线速度及串音现象。
7.一种直接在电路板上执行现场可编程门阵列组件间的联机测试的电路，包括一第一连接电路，连接至一第一现场可编程门阵列组件(FPGA)；及一包含一移位缓存器的第二连接电路，连接于一第二现场可编程门阵列组件(FPGA)及该第一连接电路之间；其中，该第一连接电路及该第二连接电路根据一预置的线性反馈移位缓存器(LFSR)多项式来配置，以输入一检验图案至该移位缓存器，并进行测试，因而产生一特定图案，接着再将该特定图案自该移位缓存器的输出接脚输出，因此得知该第一及第二连接电路的联机状态及相关信息。
8.如权利要求7所述的直接在电路板上执行现场可编程门阵列组件间的联机测试的电路，其中，该移位缓存器是使用多个D型触发器串接而成。
9.如权利要求1所述的直接在电路板上执行现场可编程门阵列组件间的联机测试的电路，其中，若使用一外异或门型LFST电路来实现该预置的线性反馈移位缓存器(LFSR)多项式时，则该第一连接电路包含异或门。
10.如权利要求1所述的直接在电路板上执行现场可编程门阵列组件间的联机测试的电路，其中，若使用一内异或门型LFST电路来实现该预置的线性反馈移位缓存器(LFSR)多项式时，则该第二连接电路包含异或门。
11.如权利要求1所述的直接在电路板上执行现场可编程门阵列组件间的联机测试的电路，其中，该检验图案及该特定图案为一多项式形式的关系。
全文摘要
本发明提供一种用于直接在电路板上执行现场可编程门阵列组件间的联机测试的方法及其电路，该方法可依总线宽度调整电路结构，如此，安装在板上的各现场可编程门阵列组件(FPGA)，彼此间的联机是否正常，就可以很容易地被检验出来，甚至总线的品质、速度都可以用这个方法检查好坏。由于FPGA具有可重复程序化的特点，因此可以在无任何额外花费下构成本发明电路。
文档编号G01R31/00GK1523364SQ0310449
公开日2004年8月25日 申请日期2003年2月18日 优先权日2003年2月18日
发明者刘芳斌 申请人:明基电通股份有限公司