专利名称：集成电路测试装置及应用方法
集成电路测试装置及应用方法本发明涉及集成电路的测试装置及其应用方法。其涉及允许确定电子器件对质子的初级电离的灵敏度的装置。本发明的目的在于解决与控制质子的能量有关的一部分问题。在现有技术中，已知在空间、大气和地面处的自然辐射环境中，存在一定数量的质子。这些质子是能够与构成电子器件的物质相互作用的粒子。质子与构成电子器件的物质的这种相互作用可能引起故障，如果该故障是由单个粒子的通过而产生的，则将其称作“单
牛(evenements siguliers) ”。质子与构成电子器件的物质的这种相互作用根据两种机制来进行，其危险性取决于粒子的能量级别。第一种机制建立核相互作用，如图Ia中所示。在核相互作用期间，质子有一定的可能性与靶原子核相互作用，从而导致发射次级粒子。虽然核与质子之间相互作用的这种可能性相对而言并不大，但是由发射次级粒子导致的电离可能引起单事件。图Ib中示出的第二种机制建立库伦相互作用。在这种情况下，质子是能够通过库伦相互作用引起靶原子电离的带电粒子。虽然该机制在质子每次通过构成器件的物质时都发生，但是，如图2中所示，对于硅而言，每单位长度所产生的电荷数量(电子阻止本领)相对而言较少，且仅在能量接近0.055MeV(兆电子伏)时才能达到其最大值。电子阻止本领达到最大的位置被本领域技术人员称作“布拉格峰(Pic de Bragg)”。质子与物质的相互作用的布拉格峰的能量值按照靶半导体的材料的不同而不同。尽管本发明说明书的下文将使用表征质子与硅的相互作用的该能量值和电子阻止本领值，但是，在能够通过已知的可用软件——SRIM(www. srim. org)获得如图2示出的曲线类型的范围内，本发明可应用于所有其它的半导体材料。因此，图2是示出硅中的质子的电子阻止本领的曲线图。该曲线图表现由硅中的质子的库伦相互作用引起的每单位长度的能量损失。由此可见，曲线最大值位于相当于与 0. 538MeV/cm2/mg对应的电子阻止本领0. 055MeV附近。该曲线图还示出当质子的能量增大时，质子的电子阻止本领的值迅速地减小。即便对于近期出现新的技术(即分辨率大于130纳米的蚀刻)，核相互作用也是导致故障的质子与硅的相互作用的唯一机制。但是，通过模拟进行但仍为试验性质的最新研究证明质子的直接电离机制能够在更为集成的器件中引起单事件，如基于IBM 65纳米 SOI (绝缘衬底上的硅)的SRAM(静态随机存取存储器)的存储器技术获得的试验结果所表明的那样。绝缘衬底上的硅(SOI)技术是指在半导体的制造中用硅-绝缘材料层代替传统的硅衬底，以提高其性能。针对这些器件的故障率估算出的影响是不可忽视的，对质子环境很重要的航空领域的电子器件而言尤为如此，大气领域也一样。该问题的另一方面涉及构造的屏蔽的效果。 事实上，质子在与器件相互作用前已失去一部分能量。对于器件而言的质子谱可能与标称谱大不相同。根据在到达电子器件的灵敏区之前所穿过的材料的类型和厚度，通过直接电离产生故障的质子可能来自很不一样的初始能量级别。
图3是按照质子能量来说对于质子在铝中的行程的影响的示意图。对于在铝中行进10毫米和在硅中行进1毫米的质子而言，如果该质子的初始能量为50MeV，则会在灵敏区引起可能很危险的直接电离类型的相互作用。如果质子的能量较小，则其将被阻止在材料中。如果其能量大于50MeV，其直接电离将较弱。或者，如果仅穿过2毫米的铝的质子的能量约为24MeV，其会被视为更加危险。为了能够量化对于给定的质子环境所达到的故障的数量，设置用于表征先进技术对质子的直接电离的灵敏度的装置尤为重要。然而，表征电子器件对质子直接电离的灵敏度的难度很大，其原因在于针对该现象启用的能量范围从试验上难以实现。事实上，为了使质子直接电离的现象明显，必须能够足够精细地控制能量，以便当质子达到器件的灵敏区时质子的能量接近0. 055MeV(0. 055MeV是针对硅而言的，针对其它半导体材料的话该值将不同)。所谓器件的灵敏区，指的是其中积累的电荷被有效地收集并会对器件故障的引发有贡献的区域。由于在器件和质子源之间的金属化层、壳体、空气层导致质子能量的改变，因此使质子直接电离现象的研究更为困难。图4是示出根据质子能量的质子在铝层中的行程的曲线图。对IMeV的入射质子而言，8微米的铝层引起质子能量减少O.SMeV。因此，在将器件灵敏区中的入射质子束分开的各个层并非都已知的情况下，即这些层的组成和厚度并非都已知的情况下，难以对质子的能量进行调节以使电离最大化。因此，本发明通过提出一种集成电路测试装置来解决上述问题，该装置通过解除与入射能量的选择有关的问题，从而允许评估器件对质子的初级电离的灵敏度。在本发明中，为了解决上述问题，为了确保大量能量为0. 055MeV (针对硅的布拉格峰的能量位置)的质子能够达到器件灵敏区，可在器件与轰击设备之间设置厚度不均勻的掩模。在掩模较细的地方，入射辐射中的低能量质子效果显著地射击器件。在厚度更大的地方，只有高能量质子效果显著地射击器件。该掩模可在电子器件外部，可由电子器件的衬底构成。因此，本发明的目的在于一种集成电路的测试装置，所述装置包括-板，所述板接纳所述集成电路并包括允许在测试期间对所述集成电路供电并测量所述集成电路的运转的器件；-辐射设备，用于使所述电路受到质子的轰击；其特征在于所述装置包括厚度改变的掩模，所述掩模被设置在所述集成电路上的轰击入口区域和所述集成电路的注入区之间。本发明还包括以下特征之一-所述掩模是具有按照一个或两个尺寸的斜面的斜面状掩模；-所述斜面状掩模至少在局部包括一种厚度和/或属性，该厚度和/或属性使质子在穿过了该局部的厚度之后在所述灵敏区处的剩余能量接近针对质子与所述集成电路的半导体材料的相互作用的布拉格峰的能量位置；-所述斜面状掩模在一处具有如下厚度对于该厚度质子在所述灵敏区处的剩余能量大于针对质子与所述集成电路的半导体材料的相互作用的布拉格峰的能量位置，以及所述掩模在另一处包括如下厚度对于该厚度入射质子的能量被完全吸收；
-所述掩模基于要加在所述集成电路上的部件来形成，或者基于所述集成电路自身的衬底中的部件来形成；-经由与所述注入区对应的前表面将所述集成电路设置在所述板上，并且与所述衬底对应的、与所述注入区相对的后表面承受轰击；-所述辐射设备包括质子加速器。本发明还涉及一种集成电路的测试方法，所述方法包括下列操作-把要测试的集成电路设置在测试板上，以便对所述集成电路供电并使其运转；-在测试期间使得要测试的所述集成电路受到质子的轰击；-在所述集成电路上的所述轰击入口区域和所述集成电路的注入区之间设置厚度改变的掩模；-在测试期间测量所述集成电路的运转。本发明还包括下列操作中之一-借助局部误差的注射设备来给出要测试的所述集成电路的灵敏区的图形；-该图形产生所述集成电路中的逻辑地址和所述集成电路中的地理地址之间的对应关系；-通过在轰击测试期间测量所述集成电路的运转，识别遭受到与该轰击对应的功能故障的逻辑地址；-借助所述图形，推断与该轰击对应的功能障碍的地理位置；-测量所述掩模的在与所述轰击对应的功能失效的地理位置处的厚度；-推断引起功能失效的厚度，从而推断对于质子直接电离的灵敏度的特性。通过阅读以下描述并参照附图，将更好地理解本发明。附图仅作为示例示出，而不是限制本发明。附图中图Ia至Ib 硅中的质子的相互作用机制的示意图(已描述)；图2 示出硅中的质子的电子阻止本领的曲线图(已描述)；图3 按照质子能量来说对于质子在铝中的行程的影响的示意图(已描述)；图4 示出根据质子能量的质子在铝中的行程的曲线图(已描述)；图5 根据本发明的测试装置的示意图；图6a至6b 根据本发明的掩模类型的示意图；图7 根据本发明的掩模或衬底的机械薄化手段的示意图；图8 根据本发明的掩模的示意图；图9 表现SRAM存储器的比特位的物理位置与逻辑地址之间的对应关系的图形。

图10 根据本发明的方法的功能图。图5是根据本发明的集成电路2的测试装置1的示意图。被粗略放大的该集成电路2是安装在板3之上以接受一组可靠性测试的电子器件。该板3包括用于给集成电路2 供电并使其运转的电路4。板3还包括用于测量集成电路2在测试期间的运转的电路5。装置1包括用于进行测试的辐射设备6，以实现用质子7轰击电路2。然而，使用辐射设备6难以使质子7的直接电离的现象明显。通过在电路2上进行的质子7的轰击，必须能够足够精细地控制发射的能量，以便质子7在到达器件的灵敏区 11时具有接近布拉格峰的能量位置(对硅而言是0. 055MeV)的能量。事实上，硅中的质子7的电子阻止本领的最大值位于0. 055MeV附近。为了解决该问题，本发明提出添加厚度改变的掩模8，掩模8被设置在电路2上的轰击入口区域与电路2的注入区域之间。电路2经与注入区域10对应的前表面布置在板3 上，并且电路2的与衬底12对应的后表面9 (该后表面9与注入区10相对)承受轰击。该注入区域10是电路2的功能区域，因此其是灵敏区。为实现测试，电路2的壳体优选地在其后表面9 (即与灵敏区11对置的表面)上敞开，以便质子仅穿过衬底而不穿过属性未知的镀金属化层。电路2可在壳体内包括由半导体材料例如硅制成的η或ρ型的衬底12，在其中注入η型区域10以用于ρ型衬底，反之亦然。当衬底12为η型时，在衬底12的ρ型部分中至少包括一个扩散区13，反之亦然。与衬底12—样，区域可包括取决于区域的属性的η或 P型扩散区14。这样的布置导致产生对电离作用非常灵敏的二极管和/或晶体管和/或晶闸管，从而限定器件对这些作用的灵敏区11。尽管本发明在此是针对硅技术的器件示出的，但是完全可想到将其应用于其它半导体材料，比如SiC、GaN等。在本发明中，如图6a和6b分别所示，掩模8被加工成斜面形状，具有按照一个或两个尺寸的斜面。在此，掩模被示为是另加上的。在本发明的一种优选实施方式中，将半导体材料的衬底12薄化以形成掩模8。在这种情况下，掩模是通过将衬底厚度局部减小而得到的。该薄化可从机械上实现。这种薄化实现为斜面，以便在电路2的表面上衬底的剩余厚度改变。为了使电路2能够在与薄化前一样的电压、频率、温度范围下运转，该机械薄化不应破坏电路2的结构。图7示出在要添加在所述集成电路2上的部件或者在集成电路2自身的衬底12 上借助工具15 (例如是磨削工具)来形成的。为此，在磨削期间掩模8或衬底12被固定楔 17、18保持在斜坡16上。要测试的集成电路2的尺寸越小，斜坡16坡度越大。目的在于获得与要量化的质子轰击能谱对应的厚度变化。为了只让能量接近布拉格峰能量位置的质子通过或者只产生能量接近布拉格峰能量位置的质子，在能量E处应该对应于大厚度M ；而为了同样的目的，在较小的能量e处应该对应于较小的厚度m。基于器件的尺寸，该厚度应该介于M至m之间。图8示出薄化之后加在要测试的电路2上的部件。通过例如，在电路2的不同点处，分析前表面和后表面上半导体材料不进行吸收或吸收较少的位置处对于长波的反射，来实现对半导体材料的厚度的测量。还可以实施其它方法，比如通过观测部件的截面来从光学上测量部件厚度或者进行机械测量。当在轰击之后质子撞击电路2时，其根据在掩模的表面或被加工成斜面的衬底上的进入点穿过不同厚度的硅。在本发明的一个实施例中，如果考虑能量为5MeV的入射质子以及边缘19上的剩余厚度H3等于100微米、相对的边缘20上的厚度Hl等于250微米的掩模8或衬底12，那么，入射的质子7仅穿过硅直至灵敏区11。当质子7撞击边缘19时，灵敏区11中的剩余能量约为3MeV。当质子7撞击边缘20时，质子的能量因此在到达灵敏区11之前就在硅中被吸收。在硅的薄化实现为斜面的范围内，被加工成斜面的掩模或衬底在局部至少具有一种厚度和/或属性(铝、铁......)，这种厚度和/或属性使得入射能量为5MeV的质子7在
穿过了该局部厚度之后的剩余能量接近布拉格峰的能量位置，即0. 055MeV。被加工成斜面的掩模8或衬底在一处包括使得质子7的剩余能量大于0. 055MeV 的厚度，在另一处包括使得入射的质子7的能量被完全吸收的厚度。也就是说，入射质子的行程应该介于衬底的最薄的边缘19的厚度与最厚的边缘20的厚度之间。辐射设备6优选地包括质子7的加速器。对质子的某些撞击而言，用设备6进行的对电路2的测试使得由质子的初级电离引起的故障变得明显。对于质子的其它撞击而言， 则是由质子与硅的核相互作用引起的故障。为了区分这两种类型的相互作用，必须检验事件的发生频率。例如，在存储器区域的情况下，其中硅的剩余厚度使得穿过该硅之后的质子7的能量处于初级电离的优选区域中的单元具有比其它单元大得多的事件发生频率。在穿过掩模之后，质子可能出现轻微的偏离。因此，在本发明的一种优选实施方式中，掩模被定位成相当接近电子器件(当掩模由电子器件的衬底构成时显然属于这种情况)。为了对被错误识别的每个比特位确认测试的结果并估计质子7的真实能量，需要器件的存储器中出错的比特位的逻辑地址与在电路表面上的物理位置之间的对应关系，且能够借助于失效注入工具、尤其借助于激光来确定该关系。因此，预先形成电路2的灵敏区 11的激光图形(图9)，该激光图形能够通过器件的每个比特位的电荷注入来揭示灵敏区 11。电路表面上的物理位置被识别并且能够与硅的剩余厚度测量相关联。因此，通过该激光图形，能够针对在质子束下观测到的每个误差，重现导致故障的质子能量。这允许确定由质子的初级电离引发的事件的比例。利用厚度的该逻辑/物理对应关系和关联方法可被应用于所有常规逻辑单元(比如存储器和现场可编程门阵列(FPGA))的构造。尽管图9中给出的示例被应用于SRAM存储器，但这完全不对将本方法用于其它器件的构成限制。还可实施其它用于确定逻辑/物理对应关系的方法，尤其是例如，借助于粒子(重离子、质子)使用误差注入方法，该方法或者通过使用微束、或者通过利用屏蔽限定关注区域、或者使用用于注入误差的电磁波、或者通过直接使用从器件的制造商获得的数据。图10是根据本发明的方法的功能图的一个示例。一种操作模式根据下述方式安排这些操作的顺序。该图示出预操作21，在预操作21中要测试的集成电路2被置于测试板 3上。该具有掩模8或衬底12被预先薄化的电路2被放置在板上。该厚度变化的掩模8或衬底12被设置在集成电路2上的轰击入口区域与集成电路2的注入区域之间。在集成电路2被置于板3上的情况下，可进行操作22。在操作22中，借助于板3来针对各种供电电压和可能情的温度和频率来对集成电路2供电并使其运转。在集成电路2不运转的情况下，可进行操作23，否则可进行操作24。在操作23中，退回功能故障的电路2，然后采用新的电路2重复操作21。在操作M中，测量集成电路2在测试期间的运转。在操作25中，或者由器件的制造商提供灵敏区11的空间位置与其逻辑位置之间的对应关系的数据，或者借助于误差注入手段给出要测试的集成电路的灵敏区11的图形。 激光可以是误差注入手段，但其并非是获得误差注入的唯一手段。该图形产生如下两者之间的对应关系集成电路中针对器件存储器的行与列的交叉的逻辑地址，例如I、C ；以及在集成电路表面上的、由于误差注入手段产生的撞击而导致该单元I、c的功能故障的位置的地理地址X，y。随后，该对应关系被用于获知质子在哪里(在地点χ、y处)效果显著地撞击器件(在逻辑地址I、c处)。位置x、y本身与掩模的厚度有关。在操作沈中，在测试期间使要测试的电路2经受质子的轰击。通过在轰击测试期间测量集成电路的运转，来识别集成电路上遭受到与该轰击对应的功能障碍的功能部分。 借助上述图形，推断对应于该轰击的功能障碍的地理位置的地理地址。在操作27中，测量掩模在集成电路上的不同位置的厚度。在进行了操作25、26、27的情况下，则可进行操作28。在操作28中，推断引起功能失效的厚度，从而推断对质子直接电离的灵敏度的特性。
权利要求
1.一种集成电路⑵的测试装置(1)，所述装置包括-板(3)，所述板C3)接纳所述集成电路并包括允许在测试期间对所述集成电路供电并测量所述集成电路的运转的器件G、5)；-辐射设备(6)，用于使所述电路(2)受到质子(7)的轰击；其特征在于，所述装置包括厚度改变的掩模(8)，所述掩模被设置在所述集成电路(2) 上的轰击入口区域(9)与所述集成电路(2)的注入区(10)之间。
2.根据权利要求1所述的装置，其特征在于-所述掩模是具有按照一个或两个尺寸的斜面的斜面状掩模。
3.根据权利要求1或2所述的装置，其特征在于，所述斜面状掩模至少在局部包括一种厚度和/或属性，该厚度和/或属性使质子在穿过了该局部的厚度之后在所述灵敏区11 处的剩余能量接近针对质子与所述集成电路的半导体材料的相互作用的布拉格峰的能量位置。
4.根据权利要求3所述的装置，其特征在于，所述斜面状的掩模在一处具有如下厚度 对于该厚度质子在所述灵敏区(11)处的剩余能量大于针对质子与所述集成电路的半导体材料的相互作用的布拉格峰的能量位置，以及所述掩模在另一处具有如下厚度对于该厚度入射质子的能量被完全吸收。
5.根据权利要求1至4中任意一项所述的装置，其特征在于，所述掩模基于要加在所述集成电路上的部件来形成，或者基于所述集成电路自身的衬底(1 中的部件来形成。
6.根据权利要求1至5中任意一项所述的装置，其特征在于，-经由与所述注入区(10)对应的前表面将所述集成电路设置在所述板上，并且与所述衬底对应的、与所述所述注入区相对的后表面承受轰击。
7.根据权利要求1至6中任意一项所述的装置，其特征在于，所述辐射设备包括质子加速器ο
8.一种集成电路的测试方法，所述方法包括下列操作-把要测试的集成电路( 设置在测试板C3)上，以便对所述集成电路( 供电并使其运转；-在测试期间使得要测试的所述集成电路受到质子(7)的轰击；-在所述集成电路上的轰击入口区域(9)和所述集成电路的注入区(10)之间设置厚度改变的掩模⑶；-在测试期间测量所述集成电路的运转。
9.根据权利要求8所述的方法，其中-借助局部误差注入设备来给出要测试的所述集成电路的灵敏区(11)的图形；-该图形产生所述集成电路中的逻辑地址和所述集成电路中的地理地址之间的对应关系；-通过在轰击测试期间测量所述集成电路的运转，识别遭受到与该轰击对应的功能故障的逻辑地址；-借助所述图形，推断与该轰击对应的功能失效的地理位置；-测量所述掩模的在与所述轰击对应的功能失效的地理位置处的厚度；-推断引起功能失效的厚度，从而推断对于质子直接电离的灵敏度的特性。
全文摘要
本发明的目的在于一种集成电路(2)的测试装置，所述装置包括板(3)，用于接纳所述集成电路(2)并使所述集成电路(2)受到测试，所述板(3)包括用于在测试期间对所述集成电路(2)供电并使其运转的电路(4)和用于测量所述集成电路(2)的运转的电路(5)；辐射设备(6)，用于使所述电路(2)受到质子(7)的轰击，其特征在于，其包括厚度改变的掩模(8)，所述掩模被设置在所述集成电路(2)上的轰击入口区域(9)和所述集成电路(2)的注入区(10)之间。
文档编号G01R31/28GK102257398SQ200980150974
公开日2011年11月23日 申请日期2009年12月2日 优先权日2008年12月17日
发明者塞缪尔·哈佐, 塞西尔·沃伊勒尔塞, 安东宁·布热罗尔, 帕特里克·海因斯, 弗洛伦特·米勒, 蒂埃里·卡里埃 申请人:欧洲航空防务与空间公司Eads法国