专利名称：合封芯片以及合封芯片测试系统的制作方法
技术领域：
本发明涉及电子技术领域，具体涉及一种合封芯片以及合封芯片测试系统。
背景技术：
随着芯片工艺的发展与演进，芯片功能越来越复杂，芯片测试的难度也在不断提升。目前，芯片制造领域通常使用ATE (Automatic Test Equipment,自动测试设备)来 检测芯片内集成电路功能的完整性，检测集成电路功能的完整性是集成电路生产制造的最 后流程，用于确保集成电路生产制造的品质。为了在复杂芯片上实现ATE测试功能，需要在设计阶段就增加专门的额外电路用 于芯片测试，这种设计方法被称为可测试性设计(Design For Test，DFT)。随着芯片工艺提升，芯片面积不断下降，当芯片出货量足够大的时候，单芯片的制 造成本不断下降，但ATE测试复杂度的上升要求测试仪器也随之升级，测试时间也不断增 长，最终导致测试成本不断上升，因此，影响芯片成本的关键因素逐渐从芯片制造成本变为 了 ATE测试成本。系统级封装(System in Package, SiP)是一种高度集成化、固件化的系统集成 技术。在最新的系统级封装技术中，可以将微处理器、存储器(例如=EPROM和DRAM)、 FPGA (Field-Programmable Gate Array，现场可编程门阵列)、电阻器、电容和电感器合并 在一个容纳多达四或五个裸片的封装中。系统级封装技术不仅可以大大缩短产品开发上市 时间，而且可以有效降低板级设计复杂度，缩短信号延迟时间、降低噪音并减少电容效应， 使信号速度更快。功率消耗也较低。如图1所示，现有的采用系统级封装而成的合封芯片，包括第一裸片1、第二裸片 2、至少两路合封管脚4、基板5以及罩设于第一裸片1、第二裸片2以及基板5两个侧面的 其中一个侧面上的外壳9，一路合封管脚4包括至少一个合封管脚4，其中第一裸片1、第二裸片2分别通过导线50与合封管脚4相连；第一裸片1内部功能电路与第二裸片2的内部功能电路通过数据传输线相连；第一裸片1的内部功能电路以数字逻辑为主，这种裸片也被称为主处理器数字裸 片(或称主控制器裸片，“裸片”英文为Die)，第二裸片2的内部功能电路以模拟逻辑为 主，这种裸片也被称为模拟裸片；第一裸片1以及第二裸片2固定于基板5两个侧面的其中一个侧面上，合封管脚4 固设于基板5两个侧面的其中另一个侧面上即远离外壳9的侧面上，合封管脚4延伸出基 板5之外；一路合封管脚4与第一裸片1的内部功能电路相连，一路合封管脚4与第二裸片 2的内部功能电路相连。正常使用采用系统级封装而成的合封芯片时，将合封管脚与外部设备相连，第一 裸片的内部功能电路可以通过与外部设备相连的合封管脚对外部设备发送控制指令或数据处理结果等正常功能信号，从而控制外部设备完成各种操作或对外部设备输出数据处理 结果。同时，第一裸片的内部功能电路还可以对第二裸片的内部功能电路发送控制指令或 数据处理结果等正常功能信号，从而控制第二裸片的内部功能电路，使得第二裸片的内部 功能电路完成相应的操作或实现相应的功能。 测试上述采用系统级封装而成的合封芯片时，将合封管脚与测试设备(例如 ATE)相连，测试设备通过一路合封管脚与第二裸片的内部功能电路相连，可以通过该路合 封管脚完成对第二裸片的内部功能电路部分功能的测试，但对于第二裸片的内部功能电路 与第一裸片的内部功能电路相关的功能(例如数据传输线的传输性能、第二裸片的内部 功能电路与第一裸片的内部功能电路之间的交互能力，对第一裸片的内部功能电路发出的 正常功能信号的响应能力)无法测试。为达到对第二裸片的内部功能电路与第一裸片的内部功能电路的相关功能的测 试，进而实现对第二裸片的内部功能电路的全面测试，现有技术中主要存在以下两种方 法一种方法是通过第一裸片构造第二裸片的测试向量，实现裸片间的交互、联合处 理测试，即在合封芯片上，通过现有的合封管脚对第一裸片的内部功能电路输入测试向量、 构造相应的功能向量，然后再由第一裸片的内部功能电路通过数据传输线将第一裸片的内 部功能电路所构造的测试向量输入第二裸片的内部功能电路，从而实现对第二裸片功能和 性能的全面测试。现有技术中所使用的上述测试方法至少存在以下缺陷一方面，该方法中用于测试第二裸片性能的测试向量的构造难度很大，耗费时间 较多，导致调试时间增加、成本上升；另一方面，过于复杂的测试向量会导致测试的覆盖率下降，使得问题芯片漏测几 率增大，同样会导致最终成本的上升。如图1和图2所示，为了降低现有技术中上述方法一的测试难度，现有技术中采用 了如下的方法二在合封芯片上原有的合封管脚4的基础上，增加合封管脚4的数量，将第一裸片1 的内部功能电路10与第二裸片2的内部功能电路20之间数据传输线与新增加的合封管脚 4相连，将第二裸片2的内部功能电路20与第一裸片1的内部功能电路10之间交互的互联 信号通过新增加的合封管脚4引出至测试设备(例如ATE) 12，同时，测试设备12通过新增 加的合封管脚4以及数据传输线对第二裸片2发送裸片测试信号，第二裸片2的内部功能 电路20接收到裸片测试信号之后会产生反馈信号；测试设备12可以通过新增加的连接于 数据传输线上的合封管脚4接收互联信号，通过与第二裸片2相连的合封管脚4接收反馈 信号，并根据互联信号和/或反馈信号判断第二裸片2的内部功能电路20的性能。这样，测试设备12可以直接通过新增加的合封管脚4以及合封芯片上原有的合封 管脚4实现对第二裸片2的内部功能电路20的直接测试，由于测试过程中无需构造测试向 量，所以解决了向量构造复杂、向量生成和调试的难度过大等技术问题。本发明人在实现本发明的过程中发现，现有技术虽然解决了向量构造复杂的技术 问题，但至少存在以下问题 现有技术中需要增加合封管脚4的数量，通过新增加的合封管脚4将互联信号引出至测试设备12，并将裸片测试信号从数据传输线发送至第二裸片2，由于互联信号以及 裸片测试信号的数目往往都非常多，如果将这些互联信号全部通过新增加的合封管脚4引 出，且裸片测试信号全部通过增加的合封管脚4输入，必然需要增加合封芯片上合封管脚 4的数目，而合封芯片的基板的面积以及基板周边的空间极为有限，增加合封管脚4的数量 不仅会增加合封芯片以及与合封管脚4相连的外部设备的硬件设计的难度，而且增加合封 管脚4的操作工艺复杂、难度较大，最终导致合封芯片的封装测试成本比较高。

发明内容
本发明实施例提供了一种合封芯片以及设置有该合封芯片的合封芯 片测试系统， 解决了现有的合封芯片封装测试成本比较高的技术问题。为达到上述目的，本发明的实施例采用如下技术方案该合封芯片，包括第一裸片、至少一个第二裸片、桥接电路以及至少三路合封管 脚，其中所述第一裸片的内部功能电路至少与一路所述合封管脚相连，所述桥接电路至少 与一路所述合封管脚相连，每个所述第二裸片的内部功能电路至少与一路所述合封管脚相 连；所述第一裸片为主处理器数字裸片，且所述第一裸片的内部功能电路与所述第二 裸片的内部功能电路通过数据传输线相连；所述桥接电路用于从与所述桥接电路相连的一路所述合封管脚接收控制指令，并 根据所述控制指令，接收从与所述第一裸片的内部功能电路相连的一路所述合封管脚输入 的裸片测试信号，将所述裸片测试信号传输至所述第二裸片的内部功能电路，或根据所述 控制指令将所述第一裸片的内部功能电路发出的正常功能信号传输至所述第二裸片的内 部功能电路；和/或，所述桥接电路用于从与所述桥接电路相连的一路所述合封管脚接收所述 控制指令，根据所述控制指令将所述第二裸片的内部功能电路通过所述数据传输线与所述 第一裸片的内部功能电路进行交互的互联信号从与所述桥接电路相连的一路所述合封管 脚输出，或根据所述控制指令将所述第一裸片发出的正常功能信号所述从与所述桥接电路 相连的一路所述合封管脚输出。该合封芯片测试系统，包括合封芯片以及芯片测控装置，所述合封芯片包括第一 裸片、至少一个第二裸片、桥接电路以及至少三路合封管脚，其中所述第一裸片的内部功能电路至少与一路所述合封管脚相连，所述桥接电路至少 与一路所述合封管脚相连，每个所述第二裸片的内部功能电路至少与一路所述合封管脚相 连；所述第一裸片为主处理器数字裸片，且所述第一裸片的内部功能电路与所述第二 裸片的内部功能电路通过数据传输线相连；所述桥接电路用于从与所述桥接电路相连的一路所述合封管脚接收控制指令，并 根据所述控制指令，接收从与所述第一裸片的内部功能电路相连的一路所述合封管脚输入 的裸片测试信号，将所述裸片测试信号传输至所述第二裸片的内部功能电路，或根据所述 控制指令将所述第一裸片的内部功能电路发出的正常功能信号传输至所述第二裸片的内部功能电路；和/或，所述桥接电路用于从与所述桥接电路相连的一路所述合封管脚接收所述控制指令，根据所述控制指令将所述第二裸片的内部功能电路通过所述数据传输线与所述 第一裸片的内部功能电路进行交互的互联信号从与所述桥接电路相连的一路所述合封管 脚输出，或根据所述控制指令将所述第一裸片发出的正常功能信号所述从与所述桥接电路 相连的一路所述合封管脚输出；所述芯片测控装置与所述合封管脚相连，其中所述芯片测控装置用于通过与所述桥接电路相连的一路所述合封管脚对所述桥接电路发送所述控制指令，对与第一裸片的内部功能电路相连的一路所述合封管脚输入所 述裸片测试信号和/或从与所述桥接电路相连的一路所述合封管脚接收所述互联信号；所述第二裸片的内部功能电路接收到所述裸片测试信号之后会产生反馈信号；所述芯片测控装置还用于通过与所述第二裸片的内部功能电路相连的一路所述 合封管脚接收所述反馈信号，并根据所述互联信号和/或所述反馈信号判断所述第二裸片 内部功能电路与所述第一裸片的内部功能电路相关的功能的性能。与现有技术相比，本发明所提供上述两个技术方案中的任一技术方案均能产生如 下技术效果由于本发明实施例中合封芯片内设置有桥接电路，当芯片测控装置与合封管脚相 连时，芯片测控装置可以实现对第二裸片性能的全面检测；芯片测控装置用于输入裸片测 试信号、接收互联信号以及反馈信号的合封管脚，本身是用于在外部设备与第一裸片的内 部功能电路、第二裸片的内部功能电路之间传输正常功能信号的，与现有技术方法二相比， 本实施例无需通过新增加的合封管脚将互联信号引出至测试设备，也无需通过新增加的合 封管脚将裸片测试信号从数据传输线发送至第二裸片；由于本发明实施例中所增加的用于输入控制指令的一路合封管脚通常仅需一个 或几个合封管脚即可，与现有技术相比本实施例合封芯片上新增的合封管脚的数目要少的 多，而且设置桥接电路的硬件设计难度远低于增加合封管脚硬件设计的难度，所以降低了 合封芯片以及与合封管脚相连的外部设备的硬件设计的难度，进而解决了现有的合封芯片 封装测试成本比较高的技术问题。


为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可 以根据这些附图获得其他的附图。图1为现有的采用系统级封装技术封装而成的合封芯片一种内部结构的示意图；图2为图1所示现有的合封芯片与测试设备的连接关系示意图；图3为本发明的实施例所提供的合封芯片内部各部件的连接关系的一种实施方 式的示意图；图4为本发明的实施例所提供的合封芯片内部各部件的连接关系的又一种实施 方式的示意图5为通过芯片测控装置测试本发明实施例所提供的一种合封芯片的一张电路 连接示意图；图6为通过芯片测控装置测试本发明实施例所提供的又一种合封芯片的一张电 路连接示意图；图7为通过芯片测控装置测试本发明实施例所提供的再一种合封芯片的一张电 路连接示意图；图8为通过芯片测控装置测试本发明实施例所提供的再一种合封芯片的一张电路连接示意图。
具体实施例方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他 实施例，都属于本发明保护的范围。本发明实施例提供了一种合封芯片封装测试成本比较低、测试覆盖率较高的合封 芯片以及合封芯片测试系统。如图3和图4所示，本发明实施例所提供的合封芯片，包括第一裸片1、至少一个第 二裸片2、桥接电路6以及至少三路合封管脚4，其中第一裸片1的内部功能电路10至少与一路合封管脚4相连，桥接电路6至少与一 路合封管脚4相连，每个第二裸片2的内部功能电路20至少与一路合封管脚4相连；第一裸片1为主处理器数字裸片，且第一裸片1的内部功能电路10与第二裸片2 的内部功能电路20通过数据传输线5相连；桥接电路6用于从与桥接电路6相连的一路合封管脚4接收控制指令，并根据控 制指令，接收从与第一裸片ι的内部功能电路10相连的一路合封管脚4输入的裸片测试信 号，将裸片测试信号传输至第二裸片2的内部功能电路20，或根据控制指令将第一裸片1的 内部功能电路10发出的正常功能信号传输至第二裸片2的内部功能电路20 ；和/或，桥接电路6用于从与桥接电路6相连的一路合封管脚4接收控制指令，根 据控制指令将第二裸片2的内部功能电路20通过数据传输线5与第一裸片1的内部功能 电路10进行交互的互联信号从与桥接电路6相连的一路合封管脚4输出，或根据控制指令 将第一裸片1发出的正常功能信号从与桥接电路6相连的一路合封管脚4输出。由于本发明实施例中合封芯片内设置有桥接电路6，当如图5或图7或图8任一所 示的芯片测控装置8与合封管脚4相连时，芯片测控装置8可以通过与桥接电路6相连的 一路合封管脚4对桥接电路6发送控制指令，对与第一裸片1的内部功能电路10相连的一 路合封管脚4输入裸片测试信号和/或从与桥接电路6相连的一路合封管脚4接收互联信 号；第二裸片2的内部功能电路20接收到裸片测试信号之后会产生反馈信号；芯片测控装 置8可以通过与第二裸片2的内部功能电路20相连的一路合封管脚4接收反馈信号，并根 据互联信号以及反馈信号判断第二裸片2内部功能电路与第一裸片1的内部功能电路10 相关的功能的性能，进而实现对第二裸片2性能的全面检测；因为芯片测控装置8用于输入裸片测试信号、接收互联信号以及反馈信号的合封管脚4，本身是用于在外部设备与第一裸片1的内部功能电路10、第二裸片2的内部功能 电路20之间传输正常功能信号，进而实现该合封芯片的正常功能的，与现有技术方法二相 比，本实施例无需通过新增加的合封管脚4将互联信号引出至测试设备81，也无需通过新 增加的合封管脚4将裸片测试信号从数据传输线5发送至第二裸片2 ；由于现有技术中互联信号以及裸片测试信号的数目往往都非常多，需要增加的合 封管脚4的个数也相当多，而本发明实施例中所增加的用于输入控制指令的一路合封管脚 4通常仅需一个或几个合封管脚4即可，可见，与现有技术相比本实施例中合封芯片上新增 的合封管脚4的数目要少的多，所以可以使合封芯片内基板的面积以及基板周边的空间更 为充裕，同时，因为设置桥接电路6的硬件设计难度远低于增加合封管脚4硬件设计的难 度，所以降低了合封芯片以及与合封管脚4相连的外部设备的硬件设计的难度，解决了现 有的合封芯片封装测试成本比较高的技术问题。桥接电路6至少与两路合封管脚4相连，控制指令由其中一路合封管脚4接收，互 联信号或第一裸片1发出的正常功能信号由其中的另一路合封管脚4输出。本实施例中合封芯片内接收控制指令的合封管脚4与输出互联信号或第一裸片1 发出的正常功能信号的合封管脚4分开设置可以避免信号干扰，同时，当合封管脚4与芯片 测控装置8相连时，芯片测控装置8可以在输入控制指令的同时，接收互联信号或第一裸片 1发出的正常功能信号。当然，本实施例中合封芯片内接收控制指令的合封管脚4与输出互联信号或第一 裸片1发出的正常功能信号的合封管脚4也可以为同一合封管脚4。此时，当合封管脚4与 芯片测控装置8相连时，芯片测控装置8可以在不同的时间段内使用同一合封管脚4输入 控制指令、接收互联信号或第一裸片1发出的正常功能信号。如图5、图7和图8所示，桥接电路6设置于第一裸片1内。由于第一裸片1为主 处理器数字裸片，现有的部分主处理器数字裸片中存在桥接电路，虽然，现有的部分主处理 器数字裸片中的桥接电路不是应用于测试芯片，但可以将其进行改造，改造芯片的成本与 在一个新的芯片上增加桥接电路6的成本相比更低，所以本发明实施例可以选用存在桥接 电路的主处理器数字裸片作为第一裸片1，从而进一步降低合封芯片的封装测试成本。当然，本实施例中桥接电路6也可以设置于第二裸片2内或如图6所示设置于第 一裸片1与第二裸片2之间。控制指令为高低电平格式。高低电平格式的控制指令具有高电平(记录为1)、底 电平(记录为0)两种状态，具有不失真、反应灵敏的特点。当然，本实施例中控制指令也 可以为高低电平格式之外的其他格式。如图5所示，桥接电路6包括第一选择器61，接收控制指令的一路合封管脚4与第 一选择器61的使能管脚相连，其中第一选择器61的其中一个输入管脚连接于与第一裸片1的内部功能电路10相连 的一路合封管脚4上，该输入管脚用于从合封管脚4接收裸片测试信号；第一选择器61的其中另一个输入管脚与第一裸片1的内部功能电路10相连，用 于接收第一裸片1的内部功能电路10发出的正常功能信号；第一选择器61的使能管脚用于从与其相连的一路合封管脚4接收控制指令，并根 据其上的使能管脚上电平的高低选择其上的其中一个输入管脚与第一选择器61的输出管脚之间的数据传输通路导通；第一选择器61的输出管脚与第二裸片2的内部功能电路20相连，用于将裸片测 试信号或第一裸片1发出的正常功能信号传输至第二裸片2的内部功能电路20。当对与第一选择器61的使能管脚相连的合封管脚4即接收控制指令的一路合封 管脚4输入高电平时，第一选择器61的使能管脚从合封管脚4接收到高电平信号后，第一 选择器61的两条输入管脚中连接于与第一裸片1的内部功能电路10的输入端口相连的合 封管脚4上的输入管脚与第一选择器61的输出管脚之间的数据传输通路导通，此时，芯片 测控装置8便可以从合封管脚4对第二裸片2发送裸片测试信号；当对与第一选择器61的使能管脚相连的合封管脚4输入低电平时，第一选择器61 的使能管脚从合封管脚4接收到低电平信号后，第一选择器61上与第一裸片1的内部功能 电路10相连的另一条输入管脚与第一选择器61的输出管脚之间的数据传输通路导通，此 时，第一裸片1的内部功能电路10发出的正常功能信号可以通过第一选择器61传输至第 二裸片2。如图7所示，桥接电路6包括第二选择器62，接收控制指令的一路合封管脚4与第 二选择器62的使能管脚相连，输出互联信号或第一裸片1发出的正常功能信号的一路合封 管脚4与第二选择器62的输出管脚相连，其中第二选择器62的其中一个输入管脚与数据传输线5相连，用于接收第二裸片2的 内部功能电路20通过数据传输线5输出至第一裸片1的内部功能电路10的互联信号；第二选择器62的其中另一个输入管脚与第一裸片1的内部功能电路10相连，用 于接收第一裸片1的内部功能电路10发出的正常功能信号；第二选择器62的使能管脚用于从与其相连的一路合封管脚4接收控制指令，并根 据使能管脚上电平的高低选择其上的其中一个输入管脚与输出管脚之间的数据传输通路 导通；第二选择器62的输出管脚用于将互联信号或正常功能信号从与其相连的一路合 封管脚4输出。当对与第二选择器62的使能管脚相连的合封管脚4即接收控制指令的一路合封 管脚4输入高电平时，第二选择器62的使能管脚从合封管脚4接收到高电平信号时，第二 选择器62的两个输入管脚中与数据传输线5相连的输入管脚与第二选择器62的输出管脚 之间的数据传输通路导通，此时，第二裸片2的内部功能电路20输出至第一裸片1的内部 功能电路10的互联信号便可以通过第二选择器62的输出管脚合封管脚4输出；当芯片测 控装置8与第二选择器62的输出管脚相连时，芯片测控装置8便可以通过合封管脚4接收 第二裸片2的内部功能电路20通过数据传输线5输出至第一裸片1的内部功能电路10的 互联信号；当对与第二选择器62的使能管脚相连的合封管脚4即接收控制指令的一路合封 管脚4输入低电平时，第二选择器62的使能管脚从合封管脚4接收到低电平信号，第二选 择器62上与第一裸片1的内部功能电路10的输出端口相连的输入管脚与第二选择器62 的输出管脚之间的数据传输通路导通，此时，第一裸片1的内部功能电路10便可以通过第 二选择器62的输出管脚将正常功能信号从合封管脚4输出。当外部设备与第二选择器62 的输出管脚相连时，便可以通过合封管脚4接收第一裸片1的内部功能电路10输出的正常功能信号。由于本实施例中合封管脚4分别与第一裸片1的内部功能电路10、第二裸片2的 内部功能电路20以及桥接电路6相连，当芯片测控装置8连接于与第二裸片2的内部功能 电路20相连的合封管脚4上时，因为不同类型的第二裸片2的内部功能电路20需要测试 的功能和性能不同，对于部分第二裸片2的内部功能电路20，仅需要对其输入裸片测试信 号，芯片测控装置8便可以通过与第二裸片2的内部功能电路20相连的合封管脚4来检测 第二裸片2的内部功能电路20是否接收到了裸片测试信号以及第二裸片2的内部功能电 路20对裸片测试信号的反应，完成对第二裸片2的内部功能电路20的测试；同理，对于部分第二裸片2的内部功能电路20，仅需要检测第二裸片2的内部功能 电路20通过数据传输线5输出至第一裸片1的内部功能电路10的互联信号便可以完成对 第二裸片2的内部功能电路20的检测，所以本实施例中桥接电路6既可以既包括第一选择 器61，又包括第二选择器62，还可以仅包括第一选择器61、第二选择器62其中之一。如图8所示，桥接电路6包括第三选择器63、第四选择器64、第五选择器65以及 电路选通器件66，第一裸片1的内部功能电路10至少与两路合封管脚4相连，接收控制指 令的一路合封管脚4分别与第三选择器63、第四选择器64以及第五选择器65的使能管脚 相连，输出互联信号或第一裸片1发出的正常功能信号的一路合封管脚4与第三选择器63 的输出管脚相连，其中第三选择器63其中一个输入管脚与第一裸片1的内部功能电路10相连，该输入 管脚用于接收第一裸片1的内部功能电路10发出的正常功能信号；第三选择器63的其中另一个输入管脚与数据传输线5相连，该输入管脚用于从数 据传输线5接收互联信号或从数据传输线5接收第一裸片1的内部功能电路10通过数据 传输线5发送给第二裸片2的内部功能电路20的正常功能信号；第四选择器64的输出管脚与电路选通器件66的输入端相连，第四选择器64的其 中一个输入管脚与第一裸片1的内部功能电路10相连，该输入管脚用于接收第一裸片1的 内部功能电路10发送给第二裸片2的内部功能电路20的正常功能信号；第四选择器64的其中另一个输入管脚连接于与第一裸片1的内部功能电路10相 连的一路合封管脚4上，该输入管脚用于接收从该路合封管脚4输入的裸片测试信号；第五选择器65的输出管脚与电路选通器件66的控制端相连，第五选择器65的其 中一个输入管脚与第一裸片1的内部功能电路10相连，该输入管脚用于接收第一裸片1的 内部功能电路10发出的导通控制指令；第五选择器65的其中另一个输入管脚连接于与第一裸片1的内部功能电路10相 连的另一路合封管脚4上，该输入管脚用于接收从该路合封管脚4输入的导通控制指令；电路选通器件66的输出端与数据传输线5相连，电路选通器件66用于通过其控 制端从第五选择器65的输出管脚接收导通控制指令，并根据导通控制指令控制电路选通 器件66的输入端与电路选通器件66的输出端之间的数据传输通路是否导通；第三选择器63、第四选择器64以及第五选择器65均用于根据其各自的使能管脚 上电平的高低选择其各自的其中一个输入管脚与其各自的输出管脚之间的数据传输通路 导通。需要对该第二裸片2的内部功能电路20进行测试时，对分别与第三选择器63、第四选择器64以及第五选择器65的使能管脚相连的合封管脚4输入低电平，此时，第三选择器63上与数据传输线5相连的输入管脚与第三选择器63输出端之间的 数据传输通路导通，第一裸片1的内部功能电路10与第二裸片2的内部功能电路20之间 所交互的互联信号，便可以通过第三选择器63输出至合封管脚4 ；第四选择器64连接于与第一裸片1的内部功能电路10相连的合封管脚4上的输 入管脚与第四选择器64输出端之间的数据传输通路导通，第四选择器64可以从合封管脚4 上接收裸片测试信号，将裸片测试信号输入电路选通器件66的输入端，通过电路选通器件 66可以将裸片测试信号输入第二裸片2的内部功能电路20 ；第五选择器65连接于与第一裸片1的内部功能电路10相连的合封管脚4上的输 入管脚与第五选择器65输出端之间的数据传输通路导通，可通过该合封管脚4输入导通控 制指令，控制电路选通器件66是否将裸片测试信号输入第二裸片2的内部功能电路20，若 使得裸片测试信号输入第二裸片2的内部功能电路20，则可以完成对该第二裸片2的内部 功能电路20的测试。需要正常使用该合封芯片时，对分别与第三选择器63、第四选择器64以及第五选 择器65的使能管脚相连的合封管脚4输入高电平，此时，第三选择器63上与第一裸片1的内部功能电路10相连的输入管脚与第三选择器 63输出端之间的数据传输通路导通，此时，第一裸片1的内部功能电路10可以通过第三选 择器63将正常功能信号从与第三选择器63输出端相连的合封管脚4输出，若此时，与第三 选择器63输出端相连的合封管脚4与外部设备相连，则第一裸片1的内部功能电路10可 以外部设备对发送控制命令或数据处理结果等正常功能信号；第四选择器64上与第一裸片1的内部功能电路10相连的输入管脚与第四选择器 64输出端之间的数据传输通路导通，第一裸片1的内部功能电路10发出的正常功能信号可 以通过第三选择器63输出至电路选通器件66，此时，可以通过控制电路选通器件66控制端 控制第一裸片1的内部功能电路10发出的正常功能信号是否输入第二裸片2的内部功能 电路20 ；第五选择器65上与第一裸片1的内部功能电路10相连的输入管脚与第五选择器 65输出端之间的数据传输通路导通，第一裸片1的内部功能电路10发出的正常功能信号可 以通过第五选择器65输出至电路选通器件66的控制端，从而控制电路选通器件66的输入 端与电路选通器件66的输出端之间的数据传输通路是否导通。本实施例中第一裸片1的内部功能电路10与第二裸片2的内部功能电路20之间 所交互的互联信号为双向信号。双向信号为输入、输出同步进行的信号，当互联信号为双向 信号时，可以对第二裸片2的内部功能电路20的双向管脚进行测试。由于部分第二裸片2的内部功能电路20不存在双向管脚或者不存在接收、识别 双向信号的功能模块，则此时，本实施例桥接电路6中无需设置第三选择器63、第四选择器 64、第五选择器65以及电路选通器件66。当然，也存在部分第二裸片2仅需要测试双向管脚或者具有接收、识别双向信号 性能的功能模块，此时，本实施例中桥接电路6仅需要设置第三选择器63、第四选择器64、 第五选择器65以及电路选通器件66，而无须设置第一选择器61、第二选择器62，所以本实 施例中桥接电路6可以根据需要测试的第二裸片2的内部功能电路20的功能来确定是否需要哪个或哪几个选择器以及电路选通器件66。电路选通器件66可以为三态控制器，导通控制指令为高低电平格式，电路选通器 件66根据其控制端电平的高低来控制电路选通器件66的输入端与电路选通器件66的输 出端之间的数据传输通路是否导通。高低电平格式的导通控制指令不仅控制快捷、准确，而且高低电平格式的导通控 制指令在传输时不易衰减。本实施例中电路选通器件66的控制端为底电平或高电平时，电路选通器件66的 输入端与电路选通器件66的输出端之间的数据传输通路导通，反之，电路选通器件66的控 制端为高电平或低电平时，电路选通器件66的输入端与电路选通器件66的输出端之间的 数据传输通路截止或断开。当然，本实施例中电路选通器件66也可以选用三态控制器之外的其他电路选通 器件。合封芯片还包括基板，第一裸片1以及第二裸片2均固定于基板两个侧面的其中 一个侧面上，每个合封管脚4的其中一端分别与第一裸片1、第二裸片2或桥接电路6其中 之一相连，每个合封管脚4的其中另一端延伸出基板两个侧面的其中另一个侧面。基板不仅可以起到固定、保护第一裸片1以及第二裸片2的作用，而且也方便合封 管脚4以及合封管脚4与芯片测控装置8或其他外部设备的电路连接。本实施例中第二裸片2为模拟裸片、存储裸片或数字裸片其中的一种。数字裸片 内部功能电路内的主处理器以数字逻辑为主。数字裸片内部功能电路的测试向量构造简 单，更便于测试。模拟裸片的主处理器以模拟逻辑为主。第二裸片2可以扩展第一裸片1 功能，例如第二裸片2为存储裸片时可以扩展第一裸片1的存储空间。当然，第二裸片2 也可以为数字裸片或其他可以与数字裸片配合使用的裸片。本实施例合封芯片包括多个第 二裸片2时，第二裸片2既可以相同，也可以各不相同。如图5、图7和图8所示，本发明实施例所提供的合封芯片测试系统，包括上述本 发明实施例所提供的合封芯片以及芯片测控装置8 ；芯片测控装置8与合封管脚4相连，其 中芯片测控装置8用于通过与桥接电路6相连的一路合封管脚4对桥接电路6发送 控制指令，对与第一裸片1的内部功能电路10相连的一路合封管脚4输入裸片测试信号和 /或从与桥接电路6相连的一路合封管脚4接收互联信号；第二裸片2的内部功能电路20接收到裸片测试信号之后会产生反馈信号；芯片测控装置8还用于通过与第二裸片2的内部功能电路20相连的一路合封管 脚4接收反馈信号，并根据互联信号和/或反馈信号判断第二裸片2的内部功能电路20的 性能。本实施例中芯片测控装置8包括测试设备81以及控制设备82，其中测试设备81用于对与第一裸片1的内部功能电路10相连的一路合封管脚4输入 裸片测试信号和/或从与桥接电路6相连的一路合封管脚4接收互联信号；测试设备81还用于通过与第二裸片2的内部功能电路20相连的一路合封管脚4 接收反馈信号，并根据互联信号和/或反馈信号判断第二裸片2内部功能电路与第一裸片 1的内部功能电路10相关的功能的性能；
控制设备82用于通过与桥接电路6相连的一路合封管脚4对桥接电路6发送控 制指令。通过测试设备81可以判断第二裸片2的内部功能电路20与第一裸片1的内部功 能电路10相关的功能的性能，进而完成对第二裸片2的内部功能电路20的全面检测，检 测完成后，正常使用上述本发明实施例所提供的合封芯片时，外部设备可以通过合封管脚4 与合封芯片内的各器件相连。本实施例中测试设备81优选为ATE，当然，测试设备81也可以为与测试设备81功 能相近的其他测试芯片或测试装置。控制设备82为寄存器。寄存器可以发出高低电平格式的控制指令。当然，本实 施中控制设备82也可以是寄存器之外的其他能够发出高低电平格式的控制指令的电子装置。以上所述，仅为本发明的具体实施方式
，但本发明的保护范围并不局限于此，任何 熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵 盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
权利要求
一种合封芯片，其特征在于包括第一裸片、至少一个第二裸片、桥接电路以及至少三路合封管脚，其中所述第一裸片的内部功能电路至少与一路所述合封管脚相连，所述桥接电路至少与一路所述合封管脚相连，每个所述第二裸片的内部功能电路至少与一路所述合封管脚相连；所述第一裸片为主处理器数字裸片，且所述第一裸片的内部功能电路与所述第二裸片的内部功能电路通过数据传输线相连；所述桥接电路用于从与所述桥接电路相连的一路所述合封管脚接收控制指令，并根据所述控制指令，接收从与所述第一裸片的内部功能电路相连的一路所述合封管脚输入的裸片测试信号，将所述裸片测试信号传输至所述第二裸片的内部功能电路，或根据所述控制指令将所述第一裸片的内部功能电路发出的正常功能信号传输至所述第二裸片的内部功能电路；和/或，所述桥接电路用于从与所述桥接电路相连的一路所述合封管脚接收所述控制指令，根据所述控制指令将所述第二裸片的内部功能电路通过所述数据传输线与所述第一裸片的内部功能电路进行交互的互联信号从与所述桥接电路相连的一路所述合封管脚输出，或根据所述控制指令将所述第一裸片发出的正常功能信号所述从与所述桥接电路相连的一路所述合封管脚输出。
2.根据权利要求1所述的合封芯片，其特征在于所述桥接电路至少与两路所述合封 管脚相连，所述控制指令由其中一路所述合封管脚接收，所述互联信号或所述第一裸片发 出的正常功能信号由其中的另一路所述合封管脚输出。
3.根据权利要求2所述的合封芯片，其特征在于所述桥接电路设置于所述第一裸片 内，所述控制指令为高低电平格式。
4.根据权利要求3所述的合封芯片，其特征在于所述桥接电路包括第一选择器，接收 所述控制指令的一路所述合封管脚与所述第一选择器的使能管脚相连，其中所述第一选择器的其中一个输入管脚连接于与所述第一裸片的内部功能电路相连的 一路合封管脚上，该输入管脚用于从所述合封管脚接收所述裸片测试信号；所述第一选择器的其中另一个输入管脚与所述第一裸片的内部功能电路相连，用于接 收所述第一裸片的内部功能电路发出的正常功能信号；所述第一选择器的使能管脚用于从与其相连的一路所述合封管脚接收所述控制指令， 并根据其上的所述使能管脚上电平的高低选择其上的其中一个所述输入管脚与所述第一 选择器的输出管脚之间的数据传输通路导通；所述第一选择器的所述输出管脚与所述第二裸片的内部功能电路相连，用于将所述裸 片测试信号或所述第一裸片发出的正常功能信号传输至所述第二裸片的内部功能电路。
5.根据权利要求3所述的合封芯片，其特征在于所述桥接电路包括第二选择器，接收 所述控制指令的一路所述合封管脚与所述第二选择器的使能管脚相连，输出所述互联信号 或所述第一裸片发出的正常功能信号的一路所述合封管脚与所述第二选择器的所述输出 管脚相连，其中所述第二选择器的其中一个输入管脚与所述数据传输线相连，用于接收所述第二裸片 的内部功能电路通过所述数据传输线输出至所述第一裸片的内部功能电路的所述互联信 号；所述第二选择器的其中另一个输入管脚与所述第一裸片的内部功能电路相连，用于接 收所述第一裸片的内部功能电路发出的正常功能信号；所述第二选择器的使能管脚用于从与其相连的一路所述合封管脚接收所述控制指令， 并根据所述使能管脚上电平的高低选择其上的其中一个所述输入管脚与所述输出管脚之 间的数据传输通路导通；所述第二选择器的所述输出管脚用于将所述互联信号或所述正常功能信号从与其相 连的一路所述合封管脚输出。
6.根据权利要求3所述的合封芯片，其特征在于所述桥接电路包括第三选择器、第四 选择器、第五选择器以及电路选通器件，所述第一裸片的内部功能电路至少与两路所述合 封管脚相连，接收所述控制指令的一路所述合封管脚分别与所述第三选择器、第四选择器 以及第五选择器的使能管脚相连，输出所述互联信号或所述第一裸片发出的正常功能信号 的一路所述合封管脚与所述第三选择器的所述输出管脚相连，其中所述第三选择器其中一个输入管脚与所述第一裸片的内部功能电路相连，该输入管脚 用于接收所述第一裸片的内部功能电路发出的所述正常功能信号；所述第三选择器的其中另一个输入管脚与所述数据传输线相连，该输入管脚用于从所 述数据传输线接收所述互联信号或从所述数据传输线接收所述第一裸片的内部功能电路 通过所述数据传输线发送给所述第二裸片的内部功能电路的正常功能信号；所述第四选择器的输出管脚与所述电路选通器件的输入端相连，所述第四选择器的其 中一个输入管脚与所述第一裸片的内部功能电路相连，该输入管脚用于接收所述第一裸片 的内部功能电路发送给所述第二裸片的内部功能电路的正常功能信号；所述第四选择器的其中另一个输入管脚连接于与第一裸片的内部功能电路相连的一 路所述合封管脚上，该输入管脚用于接收从该路所述合封管脚输入的所述裸片测试信号；所述第五选择器的输出管脚与所述电路选通器件的控制端相连，所述第五选择器的其 中一个输入管脚与所述第一裸片的内部功能电路相连，该输入管脚用于接收所述第一裸片 的内部功能电路发出的导通控制指令；所述第五选择器的其中另一个输入管脚连接于与第一裸片的内部功能电路相连的另 一路合封管脚上，该输入管脚用于接收从该路所述合封管脚输入的导通控制指令；所述电路选通器件的输出端与所述数据传输线相连，所述电路选通器件用于通过其 控制端从所述第五选择器的输出管脚接收所述导通控制指令，并根据所述导通控制指令控 制所述电路选通器件的输入端与所述电路选通器件的输出端之间的数据传输通路是否导 通；所述第三选择器、所述第四选择器以及所述第五选择器均用于根据其各自的使能管脚 上电平的高低选择其各自的其中一个输入管脚与其各自的输出管脚之间的数据传输通路 导通。
7.根据权利要求6所述的合封芯片，其特征在于所述电路选通器件为三态控制器，所 述导通控制指令为高低电平格式，所述电路选通器件根据其控制端电平的高低来控制所述 电路选通器件的输入端与所述电路选通器件的输出端之间的数据传输通路是否导通。
8.根据权利要求1至4任一所述的合封芯片，其特征在于所述合封芯片还包括基板， 所述第一裸片以及所述第二裸片均固定于基板两个侧面的其中一个侧面上，每路所述合封管脚包括至少一个合封管脚，每个所述合封管脚的其中一端分别与所述第一裸片、所述第 二裸片或所述桥接电路其中之一相连，每个所述合封管脚的其中另一端延伸出所述基板两 个侧面的其中另一个侧面。
9.根据权利要求1至4任一所述的合封芯片，其特征在于所述第二裸片为模拟裸片、 存储裸片或数字裸片其中的一种。
10.一种合封芯片测试系统，其特征在于包括合封芯片以及芯片测控装置，所述合封 芯片包括第一裸片、至少一个第二裸片、桥接电路以及至少三路合封管脚，其中所述第一裸片的内部功能电路至少与一路所述合封管脚相连，所述桥接电路至少与一 路所述合封管脚相连，每个所述第二裸片的内部功能电路至少与一路所述合封管脚相连；所述第一裸片为主处理器数字裸片，且所述第一裸片的内部功能电路与所述第二裸片 的内部功能电路通过数据传输线相连；所述桥接电路用于从与所述桥接电路相连的一路所述合封管脚接收控制指令，并根据 所述控制指令，接收从与所述第一裸片的内部功能电路相连的一路所述合封管脚输入的裸 片测试信号，将所述裸片测试信号传输至所述第二裸片的内部功能电路，或根据所述控制 指令将所述第一裸片的内部功能电路发出的正常功能信号传输至所述第二裸片的内部功 能电路；和/或，所述桥接电路用于从与所述桥接电路相连的一路所述合封管脚接收所述控制 指令，根据所述控制指令将所述第二裸片的内部功能电路通过所述数据传输线与所述第一 裸片的内部功能电路进行交互的互联信号从与所述桥接电路相连的一路所述合封管脚输 出，或根据所述控制指令将所述第一裸片发出的正常功能信号所述从与所述桥接电路相连 的一路所述合封管脚输出；所述芯片测控装置与所述合封管脚相连，其中所述芯片测控装置用于通过与所述桥接电路相连的一路所述合封管脚对所述桥接电 路发送所述控制指令，对与第一裸片的内部功能电路相连的一路所述合封管脚输入所述裸 片测试信号和/或从与所述桥接电路相连的一路所述合封管脚接收所述互联信号； 所述第二裸片的内部功能电路接收到所述裸片测试信号之后会产生反馈信号； 所述芯片测控装置还用于通过与所述第二裸片的内部功能电路相连的一路所述合封 管脚接收所述反馈信号，并根据所述互联信号和/或所述反馈信号判断所述第二裸片的内 部功能电路的性能。
11.根据权利要求10所述的合封芯片测试系统，其特征在于所述芯片测控装置包括 测试设备以及控制设备，其中所述测试设备用于对与第一裸片的内部功能电路相连的一路所述合封管脚输入所述 裸片测试信号和/或从与所述桥接电路相连的一路所述合封管脚接收所述互联信号；所述测试设备还用于通过与所述第二裸片的内部功能电路相连的一路所述合封管脚 接收所述反馈信号，并根据所述互联信号和/或所述反馈信号判断所述第二裸片内部功能 电路与所述第一裸片的内部功能电路相关的功能的性能；所述控制设备用于通过与所述桥接电路相连的一路所述合封管脚对所述桥接电路发 送所述控制指令。
12.根据权利要求11所述的合封芯片测试系统，其特征在于所述控制设备为寄存器。
全文摘要
本发明实施例公开了一种合封芯片以及合封芯片测试系统，涉及电子技术领域。解决了现有的合封芯片封装测试成本比较高的技术问题。该合封芯片，包括第一裸片、第二裸片、桥接电路、合封管脚，桥接电路用于从与桥接电路相连的一路合封管脚接收控制指令，并根据控制指令，接收裸片测试信号，将裸片测试信号传输至第二裸片的内部功能电路，或将第一裸片的内部功能电路发出的正常功能信号传输至第二裸片的内部功能电路；和/或，将第二裸片的内部功能电路通过数据传输线与第一裸片的内部功能电路进行交互的互联信号从与桥接电路相连的一路合封管脚输出，或将第一裸片发出的正常功能信号从与桥接电路相连的一路合封管脚输出。本发明应用于测试合封芯片。
文档编号G01R31/28GK101799517SQ20101014308
公开日2010年8月11日 申请日期2010年4月9日 优先权日2010年4月9日
发明者何世明, 余剑锋, 孙春雷, 赵宇鹏 申请人:华为终端有限公司