专利名称：时序测试系统及其测试方法
技术领域：
本发明涉及半导体技术领域，特别涉及一种时序测试系统及其测试方法。
背景技术：
目前，想要保证超大规模集成电路设计的正确性需要满足两个方面要求第一，芯片电路基本功能的正确性；第二，芯片电路中所有的器件时序的正确性。由于芯片中信号的传输和芯片的设计要求，芯片的响应信号和对应的激励信号之间会有一定的延迟时间，所述延迟时间过长或者过短都会影响芯片的正常工作，所以需要对延迟时间进行准确的检测，从而判断芯片能否正常工作。现有技术中利用测试机台进行时序测试的方法主要是通过向被测芯片输入一·次激励信号之后，在上升沿或者下降沿的时刻对芯片的响应信号进行采样判断其电平的高低。然后再次输入激励信号并调整采样的时间，得到新的采样数据，如此经过多次重复输入和采样，直到得到与上一次不同的采样数据，即响应信号的电平发生跳变，此时采样的时刻就是响应信号的上升或者下降沿时刻，激励信号的上升沿或者下降沿触发时刻和在此时候之后的采样时刻之间的时间即为输出相对与激励信号之间的延迟时间。由于需要进行多次的信号输入、对响应信号进行采样和判断过程，并且不断调整采样的时刻，整个测试过程需要耗费大量的时间才能检测到响应信号电平的跳变。而即便检测到输出电平的跳变，还是很难获得准确的上升沿或下降沿的位置，测试的分辨率也很低。更多的时序测试方法，请参考美国专利US20110130990A1的公开文本。

发明内容
本发明解决的问题是提供一种时序测试系统及一种时序测试方法，提高在测试机台上实现时序测试的测试效率，提高时序测试的精度。为解决上述问题，本发明提出了一种时序测试方法，所述时序测试方法包括提供测试机台，所述测试机台包括测试向量存储单元、信息记录单元、采样单元和处理器单元；选定被测芯片；通过处理器单元控制测试向量存储单元向被测芯片输入一个激励信号；被测芯片接收到激励信号之后输出一个与此激励信号对应的具有一定时间延迟的响应信号，所述延迟的时间为T ;激励信号发生变化的同时触发采样单元对所述响应信号以一固定的采样频率f进行多次采样，直到采样数据发生变化时停止采样，并且在采样的同时向信息记录单元输出采样数据，所述采样数据的个数为η ;信息记录单元将采样数据实时存储进指定地址；处理器单元从信息记录单元的指定地址内读取采样数据，计算出延迟时间Τ，并输出结果，所述延迟时间T=(l/f) Xn0优选的，所述被测芯片具有数字信号处理能力。优选的，所述被测芯片为存储器芯片或处理器芯片。优选的，所述激励信号为数字信号，具有一个或多个上升沿。
优选的，当所述激励信号具有上升沿时，与所述激励信号对应的响应信号具有下降沿或上升沿；当所述激励信号具有下降沿时，与所述激励信号对应的响应信号具有上升沿或下降沿；优选的，所述信息记录单元具有存储芯片，适于实时存储采样数据。优选的，所述信息记录单元为高速RAM存储器。优选的，所述采样频率f为IOMHz IOOMHz。优选的，所述激励信号产生上升沿或下降沿的同时触发采样单元对响应信号进行采样。优选的，所述采样单元对响应信号采样得到的数据发生变化后，所述采样单元停止对响应信号的采样。 优选的，所述采样单元停止采样的同时触发处理器，从信息记录单元的指定地址内读取数据。本发明的还提出一种时序测试系统，包括测试向量存储单元，所述测试向量存储单元用于存储测试向量，由处理器单元控制向被测芯片发送激励信号；被测芯片，所述被测芯片接收激励信号，并输出与所述激励信号对应的具有一定时间延迟的响应信号；采样单元，所述采样单元用于对被测芯片发出的响应信号进行固定的采样频率的采样，并向信息记录单元输出采样数据；信息记录单元，所述信息记录单元用于在指定地址内存储采样数据；处理器单元，由采样单元触发，从信息记录单元的指定地址内读取采样数据，计算出响应信号和激励信号之间的延迟时间。优选的，所述被测芯片具有数字信号处理能力。优选的，所述被测芯片为存储器芯片、处理器芯片。优选的，所述激励信号为数字信号，具有一个或多个上升沿。优选的，当所述激励信号具有上升沿时，与所述激励信号对应的响应信号具有下降沿或上升沿；当所述激励信号具有下降沿时，与所述激励信号对应的响应信号具有上升沿或下降沿。优选的，所述信息记录单元具有存储芯片，适于实时存储采样数据。优选的，所述信息记录单元为高速RAM存储器。优选的，所述采样单元的采样频率f为IOMHz 100MHz。优选的，所述采样单元在激励信号产生上升沿或下降沿的同时被触发，对响应信号进行采样。优选的，所述采样单元对响应信号采样得到的数据发生变化后，停止对响应信号的采样。优选的，所述处理器在采样单元停止采样的同时被触发，从信息记录单元的指定地址内读取数据。与现有技术相比，本发明具有以下优点本发明的技术方案采用的时序测试系统，具有信息记录单元，该信息记录单元具有存储芯片可以实时存储测试机台的采样数据。被测芯片接收到激励信号由测试向量决定，被测芯片接收到激励信号之后输出与之对应的响应信号，在激励信号发生变化的同时触发采样单元对响应信号进行固定的采样频率的采样，同时将采样得到的数据实时存入信息记录单元的指定地址内。由于所述信息记录单元能够实时存储采样数据，所以观察所述存储的采样数据就能得到该响应信号相对于激励信号的延迟，采样数据发生变化的时刻就是响应信号的电平发生跳变的时刻。而该时刻之前的采样数据均为逻辑I或逻辑O，所述逻辑I或逻辑O的个数乘以每次采样之间的时间间隔即可获得从开始采样到响应信号的电平发生跳变时刻的时间长度，即该响应信号相对于激励信号的延迟时间，计算方法简单。只需要一次激励信号的输入就能检测得到被测芯片的响应信号发生电平跳变的边沿，获得延迟时间，能够有效节约测试的时间，以较高的采样频率对响应信号进行采样，能更准确的获得响应信号电平跳变边沿的位置，能有效提高测试精度。


图I是本发明的实施例的时序测试系统的框图；图2是本发明的实施例的时序测试方法的流程示意图；图3是本发明的实施例的时序图。·
具体实施例方式如背景技术中所述，现有技术在利用测试机台对被测芯片进行时序测试的过程中，需要进行多次信号输入和采样分析，才能检测到信号的上升或下降边沿，时间花费较长。本发明的实施例提出了一种时序测试系统及其测试方法，利用测试机台进行时序测试，能够有效提高的测试时间以及测试的精准度。下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据这些实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。请参考图1，为本实施例的时序测试系统的示意图。所述时序测试系统建立在测试机台100上,所述测试机台100包括测试向量存储单元101、采样单元102、信息记录单元103、处理器单元104和被测芯片300。所述测试向量存储单元101用于存储测试向量，所述测试向量是芯片根据设计要求而所应具有的输入输出值的集合。通常1/0用来表示输入状态，每行单独的向量代表一个单一测试周期的“原始”数据。由处理器单元104控制，利用测试向量存储单元101将数据与时序，波形格式以及电压数据结合在一起，形成激励信号输出给被测芯片。采样单元102，对被测芯片输出的响应信号进行固定的采样频率的采样，由激励信号触发采样过程，在采样数据发生变化之后停止采样过程。信息记录单元103具有存储单元，能够实时存储数据，接收采样单元对响应信号采样得到的采样数据，并实时的存储到指定的地址。处理器104在采样单元结束采样之后被触发，从信息记录单元103的指定地址读取采样数据，计算延迟时间。被测芯片300，具有数字信号处理功能，可以是存储器芯片、处理器芯片或类型的
-H-* I I
心/T O
所述测试系统中，各个单元之间通过测试总线连接，实现各个单元之间数据的传送和接收。请参考图2，为本实施例的时序测试的方法流程示意图。本实施例的时序测试方法包括以下步骤SlOO :提供测试机台，所述测试机台包括测试向量存储单元、信息记录单元、采样单元和处理器单元；SlOl :选定被测芯片；S102 :通过处理器单元控制测试向量存储单元向被测芯片输入一个激励信号；S103:被测芯片接收到激励信号之后输出一个与此激励信号对应的具有时间延迟 的响应信号，所述延迟的时间为T ；S104:激励信号发生变化的同时触发采样单元对所述响应信号以一固定的采样频率f进行多次采样，直到采样数据发生变化时停止采样，并且在采样的同时向信息记录单元输出采样数据，所述采样数据的个数为η ；S105 :信息记录单元将采样数据实时存储进指定地址；S106 :处理器单元从信息记录单元的指定地址内读取采样数据，计算出延迟时间Τ，并输出结果，所述延迟时间T=(l/f) Xn0具体的，请参考图1，首先提供测试机台。本实施例采用的测试机台100，所述测试机台100包括测试向量存储单元101、采样单元102、信息记录单元103、处理器单元104和被测芯片300。所述测试向量存储单元101用于存储测试向量，所述测试向量是芯片根据设计要求而所应具有的输入输出值的集合。一般用逻辑O表示低电平，逻辑I表示高电平。测试向量按在测试程序中出现的位置顺序存储在测试向量存储单元中。本实施例中，采用的是存储器测试机台，具有信息记录单元。在本发明的其他实施例中，如果测试机台没有信息记录单元，技术人员可以外接一存储芯片作为信息记录单元，从而实现本发明的技术方案。然后，选定被测芯片300。被测芯片300，具有数字信号处理功能，可以是存储器芯片、处理器芯片或类型的芯片。所述被测芯片300具有输入端和输出端。所述测试机台中的测试向量存储单元101的输出端通过测试接口 200与被测芯片300的输入端相连，而被测芯片300的输出端通过测试接口 200与采样单元102的输入端相连。所述测试接口 200为将被测芯片的引脚连接到测试机台的端口上的转换接口，依据待测芯片的特性外形以及电性特性有很多种类。在进行时序测试的过程中，首先，通过处理器单元104控制测试向量存储单元101向被测芯片300输入一个激励信号210，所述激励信号如图3中所示。本实施例中，所述激励信号210为数字信号，具有一个上升沿。在本发明的其他实施例中，所述激励信号也可以是具有一个或多个上升沿和下降沿的数字信号。所述激励信号是由测试向量存储单元101产生。具体的，处理器103控制测试向量存储单元的测试向量数据的发出，测试向量数据通过测试机台转换成为所述具有上升沿波形的激励信号210，通过测试接口 200从被测芯片的输入端输入。被测芯片接收到激励信号210之后输出一个与此激励信号对应的具有时间延迟的响应信号220(请参考图3)，所述延迟的时间为T。所述响应信号220的波形根据芯片的设计要求而定。本实施例中激励信号210为上升沿，与之对应的响应信号为下降沿。在本发明的其他实施例中，测试不同的芯片，可能产生不同的响应信号，所述响应信号的高低电平变化可以和激励信号的高低电平变化一致或相反。由于芯片中信号的传输和芯片的设计要求，芯片的响应信号与输入信号之间会有一定的延迟时间T，所述延迟时间T过长或过短都会影响芯片的正常工作，所以需要对所述延迟时间T进行准确的检测，从而判断所述芯片能否正常工作。所述响应信号220通过被测芯片的输出端，通过测试接口输入至测试机台100的采样单元102。所述采样单元102对响应信号220进行采样。所述采样过程就是以一定的频率读取响应信号的电平值。本实施例中，若采样数据为高电平，则输出逻辑O ;若为低电平，则输出为逻辑I。在本发明的其他实施例中，也可以通过设计不同的采样电路，使得采样值为高电平则输出逻辑1，低电平则输出逻辑O。激励信号210发生变化的同时触发采样单元102对所述响应信号220以一固定的采样频率f进行多次采样，直到采样数据发生变化时停止采样，并且在采样的同时向信息记录单元输出采样数据，所述采样数据的个数为H。在本实施例中，所述激励信号高低电平发生跳变的时刻即为激励信号的下降沿时亥|J。所述采样单元的采样频率范围为IOMHflOOMHz，取决于所采用的测试机台的最高频率。本发明的实施例中，采用的采样频率为IOOMHz，本发明的其他实施例中，采样频率还可以是30MHz、50MHz或80MHz。所述采样频率由所采用的测试机台的性能决定。采样频率越高，两次采样之间的间隔越短，测试精准度越高。本实施例中，当响应信号发生高电平向低电平的跳变时，采样输出发生从逻辑O到逻辑I的跳变，此刻即为响应信号的下降沿时刻。由于信号传输的延迟，在采样数据发生变化到采样单元停止采样的过程中，仍会进行若干次的采样，所以，在采样数据发生变化之后仍会获得若干的采样数据。获得的采样数据在采样的过程中实时地以(0000......00001111...... 1111)的形式
存入信息记录单元103的存储芯片中的指定地址内。当所述采样单元停止采样的同时触发处理器单元104从信息记录单元103的指定地址读取所述存储的采样数据(0000……00001111……1111 )，通过读取的采样数据计算得到该响应信号相对于激励信号的延迟时间。具体的，所述延迟时间为T，采样频率为f，采样连续输出逻辑O的个数为n，则所述延迟时间为T=(l/f)Xn。本实施例中，采样频率为100MHz，所述逻辑O的个数为2000，所以本实施例中T=IOnsX2000=20 μ S。在本发明的其他实施例中，若采样过程中，响应信号的高电平输出逻辑1，低电平输出逻辑0，采样频率为50MHz，所述逻辑I的个数为2000，则延迟时间T=20ns X 2000=40 μ S。本实施例中，测试机台的采样单元以一固定的频率对响应信号进行采样，该采样过程由激励信号的上升或下降边沿所触发，采样的同时，所述采样数据实时存入信息记录单元的指定地址内。由于所述信息记录单元能够实时记录采样数据，所以观察所述存储的采样数据就能得到该响应信号的波形变化，采样数据发生变化的时刻就是响应信号的电平发生跳变出现上升或者下降沿的时刻。该时刻之前的采样数据均为逻辑I或逻辑0，所述逻辑I或逻辑O的个数乘以每次采样之间的时间间隔即可获得从开始采样到响应信号的电平发生跳变时刻的时间长度，即该响应信号的边沿相对于激励信号的边沿的延迟时间。本发明的技术方案只需要一次激励信号的输入就能检测得到被测芯片的响应信号发生电平跳`变的边沿，检测方法直接且方便。本实施例中所采用的时序测试系统能够解决现有的采用测试机台进行测试的方法中需要多次输入激励信号，循环多次进行采样，需要耗费大量的时间，测试效率低的问题。本发明只需要一次激励信号的输入，能够有效节约测试的时间，以较高的采样频率对响应信号进行采样，能更准确的获得响应信号电平跳变边沿的位置，能有效提高测试精度。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。·
权利要求
1.一种时序测试方法，其特征在于，包括 提供测试机台，所述测试机台包括测试向量存储单元、信息记录单元、采样单元和处理器单元； 选定被测芯片； 通过处理器单元控制测试向量存储单元向被测芯片输入一个激励信号； 被测芯片接收到激励信号之后输出一个与此激励信号对应的具有时间延迟的响应信号，所述延迟的时间为T ; 激励信号发生变化的同时触发采样单元对所述响应信号以一固定的采样频率f进行多次采样，直到采样数据发生变化时停止采样，并且在采样的同时向信息记录单元输出采样数据，所述采样数据的个数为η ； 信息记录单元将采样数据实时存储进指定地址； 处理器单元从信息记录单元的指定地址内读取采样数据，计算出延迟时间Τ，并输出结果，所述延迟时间T=(l/f) Xn0
2.根据权利要求I所述的时序测试方法，其特征在于，所述被测芯片具有数字信号处理能力。
3.根据权利要求I所述的时序测试方法，其特征在于，所述被测芯片为存储器芯片或处理器芯片。
4.根据权利要求I所述的时序测试方法，其特征在于，所述激励信号为数字信号，具有一个或多个上升沿。
5.根据权利要求4所述的时序测试的方法，其特征在于，当所述激励信号具有上升沿时，与所述激励信号对应的响应信号具有下降沿或上升沿；当所述激励信号具有下降沿时，与所述激励信号对应的响应信号具有上升沿或下降沿。
6.根据权利要求I所述的时序测试方法，其特征在于，所述信息记录单元具有存储芯片，适于实时存储采样数据。
7.根据权利要求6所述的时序测试方法，其特征在于，所述信息记录单元为高速RAM存储器。
8.根据权利要求I所述的时序测试方法，其特征在于，所述采样频率f为IOMHz IOOMHz。
9.根据权利要求I所述的时序测试方法，其特征在于，所述激励信号产生上升沿或下降沿的同时触发采样单元对响应信号进行采样。
10.根据权利要求I所述的时序测试方法，其特征在于，所述采样单元对响应信号采样得到的数据发生变化后，所述采样单元停止对响应信号的采样。
11.根据权利要求10所述的时序测试方法，其特征在于，所述采样单元停止采样的同时触发处理器，从信息记录单元的指定地址内读取数据。
12.—种时序测试系统,其特征在于,包括 测试向量存储单元，所述测试向量存储单元用于存储测试向量，由处理器单元控制向被测芯片发送激励信号； 被测芯片，所述被测芯片接收激励信号，并输出与所述激励信号对应的具有一定时间延迟的响应信号；采样单元，所述采样单元用于对被测芯片发出的响应信号进行固定频率的采样，并向信息记录单元输出采样数据； 信息记录单元，所述信息记录单元用于在指定地址内存储采样数据； 处理器单元，由采样单元触发，从信息记录单元的指定地址内读取采样数据，计算出响应信号和激励信号之间的延迟时间。
13.根据权利要求12所述的时序测试系统，其特征在于，所述被测芯片具有数字信号处理能力。
14.根据权利要求13所述的时序测试系统，其特征在于，所述被测芯片为存储器芯片、处理器芯片。
15.根据权利要求12所述的时序测试系统，其特征在于，所述激励信号为数字信号，具有一个或多个上升沿。
16.根据权利要求15所述的时序测试系统，其特征在于，当所述激励信号具有上升沿时，与所述激励信号对应的响应信号具有下降沿或上升沿；当所述激励信号具有下降沿时，与所述激励信号对应的响应信号具有上升沿或下降沿。
17.根据权利要求12所述的时序测试系统，其特征在于，所述信息记录单元具有存储芯片，适于实时存储采样数据。
18.根据权利要求17所述的时序测试系统，其特征在于，所述信息记录单元为高速RAM存储器。
19.根据权利要求12所述的时序测试系统，其特征在于，所述采样单元的采样频率f为IOMHz IOOMHz。
20.根据权利要求12所述的时序测试系统，其特征在于，所述采样单元在激励信号产生上升沿或下降沿的同时被触发，对响应信号进行采样。
21.根据权利要求12所述的时序测试系统，其特征在于，所述采样单元对响应信号采样得到的数据发生变化后，停止对响应信号的采样。
22.根据权利要求12所述的时序测试系统，其特征在于，所述处理器在采样单元停止采样的同时被触发，从信息记录单元的指定地址内读取数据。
全文摘要
一种时序测试系统，包括提供测试机台，所述测试机台包括测试向量存储单元、信息记录单元、采样单元和处理器单元；选定被测芯片；通过处理器单元控制测试向量存储单元向被测芯片输入一个激励信号；被测芯片接收到激励信号之后输出一个与此激励信号对应的具有一定时间延迟的响应信号；采样单元对所述响应信号以一固定的采样频率f进行多次采样；信息记录单元将采样数据实时存储进指定地址；处理器单元从信息记录单元的指定地址内读取采样数据，计算出延迟时间T，并输出结果。利用该时序测试系统的时序测试方法，能够有效提高时序测试的效率，节省时间。
文档编号G01R31/28GK102928772SQ20121047339
公开日2013年2月13日 申请日期2012年11月20日 优先权日2012年11月20日
发明者索鑫 申请人:上海宏力半导体制造有限公司