专利名称：触发器延时的内建测试方法及电路的制作方法
技术领域：
本发明涉及数字集成电路的测试，更具体地说，涉及在芯片上对触发器的延时进行内建测试的方法及电路。
背景技术：
在现有的数字集成电路设计中，同步设计是最重要的设计策略。而对于同步数字电路而言，触发器单元是极其重要的组成部件。触发器的延时、功耗、面积和可靠性等多项特征参数直接决定了集成电路芯片的设计难度、产品性能和市场成功率。同时，随着市场对芯片功能的要求不断提高，数字集成电路规模也持续增加，使用基于标准单元的自动化设计流程成为数字集成电路设计人员的最佳选择。这就需要在设计初期即获得各种标准单元的精确特征参数，特别是延时参数。触发器的延时不仅直接影响整体系统的最终频率，而且如果不能在设计初期就得到它的精确数值，将会严重影响最终芯片的鲁棒性。但是如今的集成电路制造工艺不断进步，单个触发器的延时已经降低到数百皮秒 (10_12)量级，不得不通过软件仿真的方式来获得触发器的延时参数，虽然软件仿真的结果与实际芯片的流片结果仍然有不小的差距。因为首先普通的测试仪器很难精确测量皮秒量级的延时，其次从芯片内部到测试管脚的延时的误差就已经可以与待测的触发器延时相比。所以为了能够获得实际芯片上触发器的延时参数，就需要设计芯片上内建的测试方法，在芯片内部对触发器的延时进行定量分析，并以简单直观的方法让外部观测者观测到。有鉴于此，本发明的主要目的在于提供一种触发器延时的内建测试方法及系统， 以更精确、直观的方式对实际芯片上触发器单元的延时进行定量测算。

发明内容
为达到上述目的，本发明提供的触发器延时的内建测试方法如下积累待测触发器的延时，使之与参考时钟的周期相比，产生由该比较关系决定的检测信号。将检测信号进行转换并输出，使其可以从芯片外部被直观地观测。通过连续改变参考时钟的周期，并检测可观测信号的变化，来确定待测触发器的积累延时，并最终计算出单个待测触发器的精确延时。同时，本发明提供的触发器延时的内建测试系统包括可调时钟发生器、触发器延时积累电路、延时比较电路、可观测信号产生电路，其中可调时钟发生器，用于产生具有精确时钟周期的参考时钟，以触发待测触发器等一系列时序逻辑单元。它所产生的时钟的周期作为待测触发器积累延时的比较参考值。并且它的时钟频率和周期是可以从芯片外部连续调节的。该可调时钟发生器可以位于芯片外或芯片上。
触发器延时积累电路，用于将相对较小的单个触发器延时进行线性相加，使之可以与参考时钟的周期相比。其中，所述积累待测触发器的延时的方法应该具有一致性，即多个待测触发器的输入和负载应该相同或接近。延时比较电路，用于产生由积累延时与参考时钟周期的比较关系所决定的检测信号。其中，所述检测信号应该根据待测触发器积累延时和输入时钟周期之间的大小关系变化而具有不同的时序或状态特征。可观测信号产生电路，用于将比较电路产生的检测信号转换为芯片外部可观测的信号。在芯片外部，通过示波器甚至万用表或LED等简单的检测工具，即可判断积累延时与参考时钟周期的比较关系。


图1表示根据本发明的实施例中的η比特行波进位计数器的电路2表示根据本发明的实施例中的η比特行波进位计数器的工作波形3表示根据本发明中触发器延时的内建测试系统的实施例的整体电路4表示根据本发明中触发器延时的内建测试系统的实施例在情况A下的工作波形5表示根据本发明中触发器延时的内建测试系统的实施例在情况B下的工作波形6表示根据本发明的实施例中的门控时钟单元的电路图
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，下面参照附图并举实施例，对本发明做进一步详细说明。图3整体展示了触发器延时的内建测试系统的实施例电路300。其中，锁相环301 对应于系统中的可调时钟发生器。它的输入CLKl为连接片外输入的参考时钟，CTRL[m:0] 为m位控制信号。通过改变CTRL[m:0]的值，可以控制锁相环301模块输出基于CLKl时钟信号的各种频率的时钟信号CLK2。另外，η比特行波进位计数器对应于系统中的触发器延时积累电路。逻辑门303、触发器304、门控时钟单元305、延时单元306和触发器307则对应于系统中的延时比较电路。触发器308对应于系统中的可观测信号产生电路。其中，所述η比特行波进位计数器302的实施例参照图1所示，所述门控时钟单元 305的实施例参照图6所示。下面将首先参照图1、图2和图6分别对η比特行波进位计数器302的实施例和门控时钟单元305的实施例进行详细说明，然后再分部分详细说明触发器延时的内建测试系统的实施例300。图1展示了使用行波进位计数器100来积累待测触发器的延时的电路实施例。将触发器101的QN输出端使用反馈的方式接到自己的D输入端，同时将QN作为下一级触发器102的时钟输入端。以此类推，级联η个相同的待测触发器形成行波进位计数器。图2展示了行波进位计数器100的工作波形图。当复位信号RST翻转成有效状态 211时，待测触发器101至IOn的输出端QN被复位成高电平，输出端Q被复位成低电平。此时，行波进位计数器100的输出Cl至Cn全为低电平，即十进制0。当复位信号RST翻转为无效状态212后，在时钟CLK的上升沿201的驱动下，待测触发器101采样QNl (高电平)， 使得Cl翻转为高电平(上升沿221)，(Wl翻转为低电平(下降沿231)。此时，行波进位计数器100的输出为十进制1。然后，在时钟CLK的上升沿202的驱动，待测触发器101再次采样此时为低电平的QN1，使得Cl翻转为低电平(下降沿222)，(Wl翻转为高电平(上升沿232)。此时，由于QNl同时接到了待测触发器102的时钟端，从而驱动触发器102采样 QN2(高电平)，产生C2上升沿242和QN2下降沿251。此时，行波进位计数器100的输出为十进制2。以此类推，随着时钟CLK不断翻转，行波进位计数器的计数值不断增加。经过了 2n-l-l个周期之后，Cl至C(n-l)全为高电平，Cn为低电平。此时，时钟CLK上升沿203 的到来引起一系列的反映。首先是Cl下降沿223和上升沿233。然后，后者将引起C2 下降沿242和QN2上升沿252。以此类推，最终引起Cn上升沿262和QNn下降沿271。使用行波进位计数器100来累积待测触发器的延时的方法达到了发明内容部分所述一致性的要求。对于所有的触发器而言，它们的时钟输入驱动能力、输出端Q和QN的负载都基本相同。同时如果我们假设待测触发器时钟端到Q端的延时为TD0，时钟端到QN 端的延时为TD0’，则CLK上升沿到Cn上升沿的积累延时TDl为TDl = (n-1) XTDO' +TDO由于TD0’与TDO的差距基本可以忽略不计，因此TDl = nXTDO通过调整η的大小可以使得TDl可与锁相环301的中心输出频率所对应的时钟周期相近。图6展示了使用锁存器和与门来实现门控时钟单元的实施例电路600。其中，锁存器601具有低电平导通特性，使得只有当时钟CLK信号为低电平时，输入端E的变化才能被传到进入QD节点。当输入端E为高电平时，输出端Q与输入端CLK相同；当输入端E翻转为低电平时，QD在输入时钟CLK信号为低电平时才翻转为低电平，并继而阻止输出端Q在 CLK信号重新翻转为高电平时也跟着翻转为高电平。这样的设计实现方式能够有效保证时钟的完整性，并防止毛刺。如图3所示，电路300中的逻辑门303通过将η比特行波进位计数器302的输出 Cl和Cn的反相进行与操作产生信号Si。信号S2为信号Sl经过一个时钟周期延时得到的。然后，信号S2通过延时单元306产生信号S3。该延时单元306的目的是为了保证触发器307的输入端D与时钟端CLK3之间满足保持时间(Hold Time)的时序要求。在某些情况下，可以插入多个延时单元或者省略该延时单元。门控时钟单元305使用η比特行波进位计数器的输出Cn为使能信号，对锁存器301的输出时钟CLK2进行门控，产生时钟信号 CLK3。触发器307使用该时钟信号CLK3对信号S3进行采样，产生信号S4。图4展示了电路300的工作波形图。开始状态为η比特行波进位计数器302的输出信号C2至C(n-l)均为1，而输出信号Cl和Cn为0。时钟信号CLK2的上升沿401引起 η比特行波进位计数器的输出信号Cl上升411。此时计数器302的输出信号Cl至C(n_l) 均为1，唯有输出信号Cn为0。继而，由于信号Cl为1而信号Cn为0，逻辑门303的输出信号Sl上升431。一个时钟周期之后的时钟信号CLK2上升沿402引发信号Cl的下降沿 412，以及信号Cn的上升沿421。由于计数器302内部的待测触发器延时导致421比412要晚较长时间，且402至421的延时为TDl (即η个待测触发器的积累延时)。状态为0的信
5号Cl会通过逻辑门303导致信号Sl的下降沿432。同时，时钟信号CLK2的上升沿402驱动触发器304将信号Sl (状态为1)采样，并通过延时单元306产生信号S3的上升沿441。如果我们假设延时TDl比时钟CLK2的时钟周期TD2小，则信号Cn的上升沿421 要早于时钟信号CLK2的上升沿403。假设它们之间的延时为TD3。通过门控时钟单元305， 如果延时TD3大于其建立时间(Setup Time)，那么将驱动输出信号CLK3上升沿451。触发器307因为使用了信号CLK3作为时钟输入，因此信号CLK3上升沿451将驱动其采样信号 S3 (状态为1)，并驱动输出信号S4上升沿461。触发器308的数据端D始终接高电平。并且其输出端Q在复位信号RST有效并无效之后时钟保持为状态0，因为时钟端一直没有出现上升沿，直到信号S4上升沿461。此时，输出信号D将被驱动为高电平。图5展示了电路300的另一种情况下的工作波形图。如果我们减小时钟信号CLK2 的时钟周期(通过改变输入控制信号CTRL[m:0]的数值)，使之成为TD2’，且小于时钟信号 CLK2的上升沿502到信号Cn的延时TDl (即η个待测触发器的积累延时)。那么将会使得信号Cn的上升沿521在时钟CLK2的上升沿503之后发生。这样门控时钟单元305的输出信号CLK3的第一个上升沿将与时钟CLK2的上升沿504同步，而不是上升沿503。同时，信号S3则与图4中的情形完全一样。由于信号Cn的上升沿521，信号S3将在之后下降Μ2， 至状态0。所以，当时钟CLK3的上升沿551到来时，触发器307将会采样到状态为0的信号S3，从而不会引起信号S4的上升翻转。由于信号S4时钟维持状态为0(561)，所以输出信号D也将保持状态为0(571)。综上所述，通过调整输入控制信号CTRL[m:0]的数值，可以改变锁相环301的输出时钟周期TD2。然后与η比特行波进位计数器所积累的η个待测触发器的延时TD1，通过逻辑门303、触发器304、门控时钟单元305、延时单元306和触发器307组成的延时比较电路进行比较。最后通过触发器308产生可供简便观测的信号D。如果TDl小于TD2，则信号D 会输出高电平直至复位；而如果TDl大于TD2，则信号D会在一直输出低电平。因此可以看出图3所示的触发器延时的内建测试系统的实施例电路300能够完成对待测触发器延时的精确测量，并且有直观的输出。
权利要求
1.触发器延时的内建测试电路，其特征在于，包括可调时钟发生器，包括锁相环，用于产生具有精确时钟周期的参考时钟，以触发待测触发器等一系列时序逻辑单元，所产生的时钟周期作为待测触发器积累延时的比较参考值；触发器延时积累电路，包括η比特行波进位计数器，用于将单个触发器延时进行线性相加，使积累延时与时钟周期相比；延时比较电路，包括逻辑门、触发器1、门控时钟单元、延时单元、触发器2，用于产生由积累延时与时钟周期的比较关系所决定的检测信号；可观测信号产生电路，包括触发器3，用于将延时比较电路产生的检测信号转换为芯片外部可观测的信号；其中逻辑门通过将η比特行波进位计数器的输出Cl和Cn的反相进行与操作产生信号Si， 触发器1将信号Sl经过一个时钟周期延时得到信号S2，延时单元保证触发器2的输入端与时钟端之间满足保持时间的时序要求，信号S2通过延时单元产生信号S3，门控时钟单元使用η比特行波进位计数器的输出Cn为使能信号，对锁相环的输出时钟进行门控，产生时钟信号，触发器307使用该时钟信号对信号S3进行采样，产生信号S4,最后通过触发器3产生芯片外部可观测的信号。
2.根据权利要求1所述的触发器延时的内建测试电路，其特征在于所述可调时钟发生器的时钟频率和周期能从芯片外部连续调节。
3.根据权利要求1或2所述的触发器延时的内建测试电路，其特征在于所述可调时钟发生器位于芯片外或芯片上。
4.根据权利要求1所述的触发器延时的内建测试电路，其特征在于所述触发器延时积累电路对待测触发器的延时进行积累的方法具有一致性，多个待测触发器的输入和负载相同或接近。
5.根据权利要求1所述的触发器延时的内建测试电路，其特征在于所述检测信号根据待测触发器积累延时和输入时钟周期之间的大小关系变化而产生具有不同的时序或状态特征。
6.根据权利要求1所述的触发器延时的内建测试电路，其特征在于在芯片外部可观测的信号使得能通过检测工具即可判断积累延时与参考时钟周期的比较关系。
7.触发器延时的内建测试方法，该方法运用在如权利要求1所述的触发器延时的内建测试电路中，其特征在于，该方法包括如下步骤(1).积累待测触发器的延时，使之与参考时钟的周期相比，产生由该比较关系决定的检测信号；(2).将检测信号进行转换并输出，使其从芯片外部被直观地观测；(3).通过连续改变参考时钟的周期，并检测可观测信号的变化，来确定待测触发器的积累延时，并最终计算出单个待测触发器的精确延时。
全文摘要
本发明提供一种触发器延时的内建测试方法，该方法包括积累待测触发器的延时，使之与参考时钟的周期相比，产生由该比较关系决定的检测信号；将检测信号进行转换并输出，使其可以从芯片外部被直观地观测；通过连续改变参考时钟的周期，并检测可观测信号的变化，来确定待测触发器的积累延时，并最终计算出单个待测触发器的精确延时。另外，本发明还提供了一种触发器延时的内建测试系统，该系统包括可调时钟发生器、触发器延时积累电路、延时比较电路和可观测信号产生电路。
文档编号G01R31/3177GK102466779SQ201010546850
公开日2012年5月23日 申请日期2010年11月16日 优先权日2010年11月16日
发明者梁浩, 马纪丰 申请人:北京中电华大电子设计有限责任公司