专利名称：一种数字示波器宽带触发电路的制作方法
技术领域：
本发明属于数字示波器技术领域，更为具体地讲，涉及一种数字示波器宽带触发 电路。
背景技术：
国内数字示波器起步较晚，主要以低成本，低带宽的数字示波器为主，中高端市场 被美国三大示波器厂商垄断，并且禁止一些高速器件的出口。当前国产数字示波器带宽开 始进入IGHz时代，要实现对更高频率信号的稳定触发及测量，就对触发电路(相对于整个 示波器采集系统，也可称为触发通道)就提出了新的要求。通常，数字示波器采集系统中的触发电路是利用比较器对作为触发信号的模拟信 号整形，触发模拟信号上穿触发电平会使比较器产生一个上升沿，从而转换成触发脉冲信 号。通过调节触发电平，可以得到不同占空比的触发脉冲信号。触发脉冲信号送入数字示波器的采集控制系统，如现场可编程逻辑器件FPGA，当 检查到上升沿时认为该点为触发点，控制采集存储系统正确存储被测信号波形数据，保证 每幅波形在触发点同步，从而达到稳定显示的效果。触发电路可以对触发源进行选择，有外触发，市电触发，内触发这几种触发源；触发耦合有交流，直流，低频抑制和高频抑制；触发模式有上升沿和下降沿触发，脉宽触发，有的还有斜率触发，协议触发等；触发方式有自动触发，单次触发和正常触发；触发频率计可以硬件对触发脉冲进行计数，实现较高精度的频率测量，在数字示 波器中，通常有软件测频和硬件测频两种方法，软件测频精度较低，通常只有1 %，而硬件测 频精度较高，一般优于万分之一。对于相对低速((300MHz)的信号，已有的触发电路将触发模拟信号整形成触发 脉冲信号送入到FPGA中。在FPGA中，采集存储系统可以根据该触发脉冲信号，每次获取稳 定的被测信号波形数据，例如测试一个200MHz的周期信号，把这个信号(内触发)送给比 较器做比较，产生出200MHz的周期脉冲信号，即触发脉冲信号，该信号被FPGA有效接收，采 集存储系统可以直接识别该脉冲信号，并以此脉冲信号为参考，正确采集波形。FPGA中内置 的硬件频率计也可以精确测得该信号的频率。当前数字示波器中，采集系统主要器件是FPGA，主流的中低端FPGA工作时钟 400MHz,高性能的FPGA，如Xilinx公司的virtex6最高工作时钟也才到800MHz，当被测信 号频率达到IGHz时，即比较器产生的触发脉冲信号(内触发)也达到1GHz，该触发脉冲信 号已经超出FPGA的极限，其内部处理逻辑单元已经不能在该频率条件下正常工作，即此时 的IGHz触发脉冲信号已经不能被正确识别。图1是现有技术的触发电路原理框图。如图1所示，触发电路包括选择开关1、触发耦合选择模块2以及比较器3。选择开 关1采用高速模拟开关对触发源进行选择，输出触发模拟信号。选择开关1可以选择通道1和通道2内触发信号，即直接用被测信号作为触发源，还可以选择市电触发或者外触发，用 外部信号作为触发源用于同步。触发耦合选择模块2采用高通和低通无源滤波网络实现高频和低频抑制，滤掉噪 声可以让波形更稳定的显示，交直流耦合用电容和继电器并联实现，交流从电容耦合，而继 电器控制直流分量的耦合。比较器3为高速比较器，对模拟触发信号整形，产生触发脉冲信号直接送FPGA处 理，在FPGA中实现各种触发模式和不同触发方式，还可以对触发信号硬件计数来实现硬件 频率计的功能。高速模拟开关和高速比较器带宽能达到4GHz甚至更高，满足带宽设计要求，但是 整形后的触发脉冲信号带宽超过1GHz，FPGA已经不能有效处理，在FPGA实现的功能，触发 模式和硬件频率计已经不能正常工作。

发明内容
本发明的目的在于克服现有技术的不足，提供一种数字示波器宽带触发电路，使 采集控制系统FPGA能够在宽带触发信号下正常工作。为实现上述目的，本发明数字示波器宽带触发电路，包括选择开关、触发耦合选择 模块以及比较器；选择开关采用高速模拟开关对触发源进行选择，输出触发模拟信号，触发 耦合选择模块对选择开关输出的触发模拟信号的偶合方式进行选择后输出给比较器，比较 器对模拟触发信号整形，产生触发脉冲信号；其特征在于，还包括一高速分频器，用于对比较器产生输出的触发脉冲信号进行分频，分频后的触发 脉冲信号输入到数字示波器的采集控制系统FPGA，控制采集存储系统正确存储被测信号波 形数据，保证每幅波形在触发点同步；选择开关采用高速模拟开关，比较器为高速比较器。本发明的发明目的是这样实现的本发明数字示波器宽带触发电路采用高速模拟开关、触发耦合选择模块以及高速 比较器首先对模拟信号触发源、偶合方式进行选择，选择得到的触发模拟信号进行整形，产 生触发脉冲信号，然后，通过在高速比较器和采集控制系统FPGA之间加入高速分频器，对 触发脉冲信号进行降频处理，在保证触发电路功能完整的同时，实现了采集控制系统FPGA 能够在宽带触发信号下正常工作，实现各种触发模式、不同触发方式以及硬件频率计等功 能，解决了宽带数字示波器系统中高速脉冲触发信号难以被采集控制系统FPGA有效识别 的问题。


图1是现有技术的触发电路原理框图；图2是本发明数字示波器宽带触发电路的一种具体实施方式
原理框图；图3是图2所示的数字示波器宽带触发电路上升沿和下降沿触发的时序图；图4是图2所示的数字示波器宽带触发电路原理图。
具体实施例方式下面结合附图对本发明的具体实施方式
进行描述，以便本领域的技术人员更好地 理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许 会淡化本发明的主要内容时，这些描述在这里将被忽略。实施例图2是本发明数字示波器宽带触发电路的一种具体实施方式
原理。如图2所示，在本实施例中，数字示波器宽带触发电路包括选择开关1、触发耦合 选择模块2、比较器3、继电器4以及高速分频器5。选择开关1采用高速模拟开关对触发 源，即内触发信号、市电信号和外触发信号进行选择，输出触发模拟信号，触发耦合选择模 块2对选择开关1输出的触发模拟信号的偶合方式，即高频抑制、低频抑制、交流和直流偶 合进行选择后输出给比较器，比较器3对模拟触发信号整形，产生差分触发脉冲信号Q、0 ο在本实施例中，如图2所示，比较器3产生输出的差分触发脉冲信号Q、0，通过继 电器4根据触发模式进行极性选择后输出给高速分频器5，其中，极性选择为如图2(a)所 示，上升沿触发模式时，差分触发脉冲信号正向输出端Q、负向输出端0的极性不发生改变， 分别作为极性选择后的差分触发脉冲信号正向输出端Q'、负向输出端G ；如图2(b)所示， 下降沿触发模式时，差分触发脉冲信号正向输出端Q、负向输出端0的极性发生改变，分别 作为极性选择后的差分触发脉冲信号负向输出端G、正向输出端Q'。在本实施例中，如图2所示，高速分频器5用于对比较器3产生输出的、经过继电
器4进行极性选择后的差分触发脉冲信号Q'、$进行分频，分频后的触发脉冲信号正向输
出端Q"、负向输出端分别输入到数字示波器的采集控制系统FPGA的触发脉冲信号的正 向输入端FPGA、负向输入端f^X，用于控制采集存储系统正确存储被测信号波形数据，保 证每幅波形在触发点同步。图3是图2所示的数字示波器宽带触发电路上升沿和下降沿触发的时序图。在本实施例中，如图3所示，比较器3的正端输出即差分触发脉冲信号Q、继电器4 的正端输出即极性选择后的差分触发脉冲信号Q'、高速分频器5的正端输出即分频后的 差分触发脉冲信号Q"，在上升沿触发、下降沿触发时，极性发生了极性选择后的差分触发 脉冲信号Q'、分频后的差分触发脉冲信号Q"发生了极性变化。传统触发电路把比较器3输出的差分触发脉冲信号直接送进采集控制系统FPGA， 比较器3输出的差分触发脉冲信号的上升沿和下降沿分别和采集控制系统FPGA正向输入 端FPGA、负向输入端 ^Χ对应，所以上升沿触发在FPGA中检测比较器输出的上升沿，下降 沿触发检测比较器的下降沿。在本实施例中，触发电路是将高速分频器5输出送FPGA处理，在自动触发方式下， 高速分频器5工作在2分频状态，如图3所示，当高速分频器5检测到输入有两个上升沿时 输出产生一次翻转，所以只有通过继电器4改变高速分频器5输入的极性，高速分频器5输 出的沿才能对应比较器3输出的差分触发脉冲信号下降沿。另外如图3所示，2分频会忽略第一个触发点，但由于自动触发主要用于观察周期 信号，所以第一个触发点被忽略也没影响，而对于常用来捕捉单次信号的单次触发和正常 触发模式，由于触发电路输入只有一个触发信号，这时如果分频器工作在2分频模式就不
5能产生输出信号，所以此时，高速分频器5工作在直通模式，即极性选择后的差分触发脉冲 信号Q'、。直接作为分频后的触发脉冲信号正向输出端Q"、负向输出端分别输入到数 字示波器的采集控制系统FPGA的触发脉冲信号的正向输入端FPGA、负向输入端。通过本实 施例中的改进，本发明触发电路实现了高速触发通道的所有功能。图4是图2所示的数字示波器宽带触发电路原理图。在本实施例中，如图4所示，触发电路在原有触发电路的基础上增加了两级电路， 即继电器4、高速分频器5。在本实施中，比较器3采用美国国国家半导体公司(National SemiconductorCorporation)的高速比较器LMH7322。比较器3的1脚IN+端接触发模拟 信号，比较器3的2脚IN-输入触发电平，当触发模拟信号上穿触发电平时产生触发脉冲信 号上升沿，相反，当触发模拟信号下穿触发电平时产生触发脉冲信号下降沿，从而，将输入 的触发模拟信号整形为差分触发脉冲信号。比较器3的5脚QA端、4脚^Xl端分别输出差 分触发脉冲信号正向输出端Q、负向输出端G。另外，比较器3的6脚接电源端，3脚接地。比 较器3对输入的触发模拟信号整形属于现有技术，在此不再赘述。在本实施例中，继电器4采用松下公司生产的双刀双掷继电器AGQ200A4H。继电器 4对比较器3输出触发脉冲信号的极性选择，实现上升沿和下降沿触发模式选择的功能。在本实施中，高速分频器5采用Micrel公司的高速分频器SY89876L，带宽达到 2GHz，可以实现直通、2分频、4分频和8分频的工作模式，当选择单次触发和正常触发方式 时，高速分频器5必需设置在直通工作模式。高速分频器5解决了宽带触发脉冲信号无法被FPGA处理的问题，而采用高速分频 器5带来另外两个问题第一，因为传统方法是在FPGA中对触发信号沿进行检测，当选择上 升沿触发时检测触发信号上升沿，下降沿触发时检测触发信号下降沿。在本发明中，触发电 路中分频后的触发脉冲信号沿都是对应原触发信号的上升沿，所以下降沿就不能触发；第 二，高速分频器5内部是一个高速计数器，当触发模式选择单次触发和正常时，若分频器处 于2分频状态，需要两次脉冲输入，才会输出一个脉冲信号，即第一个脉冲(单次脉冲)会 被遗漏，这样触发模式的单次触发功能就会失效。对于第一个问题，在本实施例中，如图4所示，在比较器3和高速分频器5中间加 入一个双刀双掷继电器4。比较器3的5脚QA端与双刀双掷继电器4的1脚A00端、4脚 BOl连接，比较器3的4脚巧Xl端与双刀双掷继电器4的2脚A01、B00连接。双刀双掷继 电器4的6脚Bl端、7脚Al端分别输出极性选择后的差分触发脉冲信号正向输出端Q'、 负向输出端G。双刀双掷继电器4的8脚CTL+端接触发模式选择控制信号，控制双刀双掷继电器 4在触发脉冲信号分频以前改变极性触发模式选择上升沿触发时，继电器端口 A01、B01分 别和Al、Bl导通，A00、B00分别和Al、Bl断开；下降沿触发继电器A00、B00分别和Al、Bl 导通，AOl、BOl分别和Al、Bl断开。另外，双刀双掷继电器4的5脚CTL-端接地。这样，通过双刀双掷继电器4工作状态达到改变触发方式的目的，解决了第一个问题。第二个问题可以选择带有直通工作模式的分频器来解决。在本实施例中，如图4所示，极性选择后的差分触发脉冲信号正向输出端Q'、负向输出端分别输出到高速分频器5的12脚IN端和9脚IN-端，然后，高速分频器 SY89876L的3脚Ql端、4脚^ 端输出分频后的触发脉冲信号正向输出端Q"、负向输出端 Qff，最后，再分别输入到数字示波器的采集控制系统FPGA的触发脉冲信号的正向输入端 FPGA、负向输入端·Χ。在本实施例中，分频器SY89876L工作模式
权利要求
1.一种数字示波器宽带触发电路，包括选择开关、触发耦合选择模块以及比较器；选 择开关采用高速模拟开关对触发源进行选择，输出触发模拟信号，触发耦合选择模块对选 择开关输出的触发模拟信号的偶合方式进行选择后输出给比较器，比较器对模拟触发信号 整形，产生触发脉冲信号；其特征在于，还包括一高速分频器，用于对比较器产生输出的触发脉冲信号进行分频，分频后的触发脉冲 信号输入到数字示波器的采集控制系统FPGA，控制采集存储系统正确存储被测信号波形数 据，保证每幅波形在触发点同步；选择开关采用高速模拟开关，比较器为高速比较器。
2.根据权利要求1所述的数字示波器宽带触发电路，其特征在于，还包括一继电器 比较器产生输出的差分触发脉冲信号Q、0，通过继电器根据触发模式进行极性选择后输出给高速分频器，其中，极性选择为上升沿触发模式时，差分触发脉冲信号正向输出端 Q、负向输出端G的极性不发生改变，分别作为极性选择后的差分触发脉冲信号正向输出端 Q'、负向输出端下降沿触发模式时，差分触发脉冲信号正向输出端Q、负向输出端0的 极性发生改变，分别作为极性选择后的差分触发脉冲信号负向输出端G、正向输出端Q'。
3.根据权利要求1所述的数字示波器宽带触发电路，其特征在于，所述的高速分频器 包括有分频模式和直通模式；根据触发方式选择高速分频器的工作模式，当选择单次和正常触发时，分频器设定为 直通模式，当选择自动触发时，选择分频模式。
4.根据权利要求1所述的数字示波器宽带触发电路，其特征在于，当改变触发方式时， 对高速分频器内计数器清零。
全文摘要
本发明公开了一种数字示波器宽带触发电路采用高速模拟开关、触发耦合选择模块以及高速比较器，首先对模拟信号触发源、偶合方式进行选择，选择得到的触发模拟信号进行整形，产生触发脉冲信号，然后，通过在高速比较器和采集控制系统FPGA之间加入高速分频器，对触发脉冲信号进行降频处理，在保证触发电路功能完整的同时，实现了采集控制系统FPGA能够在宽带触发信号下正常工作，实现各种触发模式、不同触发方式以及硬件频率计等功能，解决了宽带数字示波器系统中高速脉冲触发信号难以被采集控制系统FPGA有效识别的问题。
文档编号G01R13/02GK102147426SQ20101054797
公开日2011年8月10日 申请日期2010年11月18日 优先权日2010年11月18日
发明者叶芃, 曾浩, 邱渡裕, 黄胤 申请人:电子科技大学