专利名称：雷达成像信号模拟器的制作方法
技术领域：
本发明属于数字信号处理技术领域，涉及利用多个现场可编程门阵列FPGA芯片控制的单个板卡组成一个模拟器系统，以完成数字信号模拟化、数字信号存储和数字信号模拟化。可与信号处理子系统构成雷达信号成像系统，应用于雷达、导弹、电子测量领域。
背景技术：
随着信息科学技术日新月异的发展，在现代实时信号处理领域，为了获得更精确有效的信息，必然需要获取大量的数据来处理，目前高速数据采集系统已在雷达、声纳、图像处理、语音识别、通信、瞬态信号测试等领域得到广泛应用。它的关键技术是高速ADC技术、数据转存与回放技术和纠错、抗干扰技木。在信号处理机的开发和调试中，如果整个过程都采用外场试飞费时费力，使得研制周期加长，在某些恶劣的情况下甚至不能够实现。因此，设计雷达信号模拟器是十分必要的。雷达信号模拟器的工作原理是通过把采集到的回波数据按照雷达工作的參数回放出来，用以在实验室方便地调试信号处理机，从而验证成像算法是否得到优化以及检测雷达系统工作是否正常。传统的模拟器主要用于完成窄带检测功能，由于存在存储数据量较小和传输速率较低，因而导致无法成像。

发明内容
本发明的目的在于改进传统的模拟器的不足，提出一种存储数据量大，传输速率高的雷达成像信号模拟器，以与信号处理系统一起完成对模拟目标回波的回放式成像和实时成像。为实现上述目的，本发明包括带主板的エ控机机箱、高速大容量存储子系统和AD采集子系统，其特征在于，还包括DA回放子系统，用于对雷达回波信号进行回放处理；所述的高速大容量存储子系统，包含第一大規模逻辑阵列FPGAl芯片、第一 PCIl接ロ、两个高速差分接口和136个存储芯片FLASH，这些FLASH分为四组，每组FLASH与第一 FPGAl芯片之间连接，第一 FPGAl通过第一 PCIl接ロ接收エ控机的命令并解析命令，通过第一高速差分接ロ LVDSl接收AD采集子系统采集的雷达回波数字信号，并进行存储，同时通过第二高速差分接ロ LVDS2向DA回放子系统发送存储的回波信号；所述的AD采集子系统，包含一个双通道AD采集芯片、第二 PCI2接ロ、第二 FPGA2芯片、两个高速差分接口和三个信号接ロ通道，AD采集芯片与第二 FPGA2芯片之间互联，第ニ FPGA2芯片通过第二 PCI2接ロ接收エ控机的命令并解析命令，通过第三高速差分接ロLVDS3和第四高速差分接ロ LVDS4向高速大容量存储子系统及外部的信号处理系统发送采集的雷达回波数据，通过第一信号接ロ通道SMAl接收外界触发信号，并通过第二信号接ロ通道SMA2和第三信号接ロ通道SMA3接收DA回放子系统发送的模拟回波；所述的DA回放子系统，所述的DA回放子系统2，包含两片单通道DA芯片、第三FPGA3芯片，第五高速差分接ロ LVDS5和三个信号接ロ通道，该两片单通道DA芯片分别与第三FPGA3芯片之间互联，第三FPGA3芯片通过第五高速差分接ロ LVDS5接收高速大容量存储子系统3发送的数据，通过第四信号接ロ通道SMA4接收外界触发信号，并通过第五信号接ロ通道SMA5和第六信号接ロ通道SMA6分别向AD采集子系统4的第二信号接ロ通道SMA2和第三信号接ロ通道SMA3发送模拟回波信号。所述的带主板的エ控机机箱，是基于CPCI总线的エ业控制计算机，设有七个插槽，用于插接高速大容量存储子系统3、AD采集子系统4和DA回放子系统2 ;所述的这些子系统通过PCI协议实现与主板之间的通信。本发明具有如下优点I)本发明由于采用固态存储芯片FLASH为存储介质，以第一 FPGAl为存储阵列的控制核心，具有可靠性好、功耗小、容量大、体积小及易扩展的优点；2)本发明由于采用PCI接ロ及DA回放子系统，可结合AD采集子系统在エ控机显示器界面显示回波信号的图像；3)本发明由于采用PCI接ロ作为与主机PC的通信桥梁，具有易控制的优点。4)本发明由于有DA回放子系统，模拟器可与信号处理系统一起实现实时成像和回放式成像功能；5)本发明由于将FLASH存储阵列分成四组，每组34片，通过对每组的FLASH使能引脚操作使FLASH存储阵列最终能变成八组，可依次按组流水对FLASH进行操作，因此实现了用高密度、相对低速的FLASH存储器对高速数据的可靠存储，最高存储回放速度可达320Mbytes/s；6)本发明由于采用PCI接ロ及DA回放子系统，可结合AD采集子系统在エ控机显示器界面显示回波信号的图像。


图I是本发明的整体结构框图；图2是本发明中的高速大容量存储子系统结构示意图；图3是图2中每组FLASH存储阵列与第一 FPGAl的连接示意图；图4是图2中的第一高速差分接ロ LVDSl与第一 FPGAl的连接示意图；图5是图2中的第二高速差分接ロ LVDS2与第一 FPGAl的连接示意图；图6是图2中的第一 PCIl芯片与第一 FPGAl的连接示意图；图7是本发明中的AD采集子系统结构示意图；图8是图7中的高速AD芯片与第二 FPGA2的连接示意图；图9是图7中的第四高速差分接ロ LVDS4与第二 FPGA2连接示意图；图10是图7中的第三高速差分接ロ LVDS3与第二 FPGA2连接示意图；图11是图7中的第二 PCI2芯片与第二 FPGA2连接示意图；图12是本发明中的DA回放子系统结构示意图；图13是图12中的DA芯片与第三FPGA3的连接示意图； 图14是图12中的第五高速差分接ロ LVDS5与第三FPGA3连接示意图。
具体实施例方式參照图1，本发明的雷达成像信号模拟器系统主要由一个带主板的标准CPCIエ控机1、AD采集子系统4、大容量存储子系统3和DA回放子系统2四部分构成。其中带主板的标准CPCIエ控机，是基于CPCI总线的エ业控制计算机，设有七个插槽，用于插接高速大容量存储子系统3、AD采集子系统4和DA回放子系统2，这些子系统通过PCI协议实现与主板之间的通信。AD采集子系统4和DA回放子系统2均需要外接采样时钟，在触发信号到来时开始同时工作。AD采集子系统4采集雷达回波信号，将采集的信号传输给大容量存储子系统3进行存储，大容量存储子系统3将存储的信号传输给DA回放子系统2，DA回放子系统2最后将模拟信号传输给AD采集子系统4，AD采集子系统4将采集的数字信号传输给信号处理系统成像。參照图2，为本发明的大容量存储子系统3，包含第一大規模逻辑阵列FPGAl芯片、第一 PCIl芯片、第一高速差分接ロ LVDSl、第二高速差分接ロ LVDS2和136个存储芯片 FLASH,这些FLASH分为四组，每组FLASH分别与第一FPGAl连接，第一 FPGAl通过第一PCIl接ロ接收エ控机的命令并解析命令，通过第一高速差分接ロ LVDSl接收AD采集子系统4采集的雷达回波数字信号，并进行存储，同时通过第二高速差分接ロ LVDS2向DA回放子系统2发送存储的回波信号；所述的第一 FPGAl选用ALTERA公司的Stratix II系列芯片EP2S90F1020I4，但不局限于该芯片，它有着丰富的触发器和查找表LUT，非常适合复杂时序逻辑的设计，并有内置存储RAM，可以缓存一定量的数据，同时具备支持各种单端和差分标准的普通1/0，可供用户根据不同需求进行选择，该部分包含命令接收解析子模块，用于接收第一 PCIl芯片发送来的命令，并解析该命令；数据接收存储子模块，用于接收来自数据接收接ロ传输来的外部数据，并经内部组织处理后存至FLASH存储阵列；数据回放控制子模块，用于控制FLASH存储阵列将存储数据通过数据回放接ロ进行回放。所述的FLASH存储阵列模块，选用SAMSUNG公司的NAND FLASH系列芯片K9WBG08U1M，但不局限于该芯片，它的外部接ロ速度为40MHz，数据位宽8位；每片芯片含有16384个数据块，每个数据块分成64页，每页大小为(2K+64)Bytes，其中2KBytes为数据存储区，64Bytes为空闲区；每片K9WBG08U1M存储总容量为4GBytes ;以页为单位进行读写，以块为単位擦除，命令、数据、地址共用同一总线，并具有硬件数据保护功能；该FLASH存储阵列模块包含136片FLASH芯片，分为八组，每组34片，其中32片用于数据存储，2片专门用于冗余校验，且每组FLASH阵列与第一 FPGAl之间用命令、地址及数据单端线进行互联，各组FLASH阵列与第一 FPGAl之间连接方式相同。所述的第一高速差分接ロ LVDSl和第二高速差分接ロ LVDS2，均选用J63A2F2037AN标准航空接插件，该接插件的阻抗连续性好，很适合作为高速数据连接接ロ。以上各部件之间的详细连接关系如图3、图4、图5和图6所示。如图3所示，每组FLASH中的34片FLASH的命令引脚、地址引脚串联在一起并与第一 FPGAl互联，数据引脚并联在一起并与第一 FPGAl互联，该命令、地址引脚为R/B、CLE、ALE、CE、RE、WE，该数据引脚为10[255:0]，其中，R/B为FLASH准备好/忙信号，高电平时表示准备好可以对其进行操作，低电平时表示没有准备好，不能对其操作；CLE为命令锁存使能控制，用于控制FLASH寄存器的命令通道是否有效;ALE为地址锁存使能控制，用于控制FLASH寄存器的地址通道是否有效；CE为FLASH片选信号；RE为读FLASH使能，；WE为写FLASH使能；10[255:0]为每组FLASH的并行数据引脚。所述命令地址引脚R/B、CLE、ALE, CE、RE、WE，用单端线分别与第一 FPGAl中的任意普通I/O引脚相连；数据引脚10[255:0]通过双端信号线与第一 FPGAl的普通I/O引脚双向连接。如图4所示，第一高速差分接ロ LVDSl与第一 FPGAl之间采用16对差分数据线、I对差分时钟引脚、I个单端帧同步引脚及I个单端控制引脚进行互联，其中第一高速差分接ロ LVDSl的16对差分数据引脚为DlR0p, DlROn到DlR15p，DlR15n，I对差分时钟引脚为 ClRp, ClRn, I个单端帧同步信号引脚为FRl, I个单端控制引脚为SRI, DlROp DlR15p及ClRp为差分对的正信号引脚，DlROn DlR15n及ClRn为差分对的负信号引脚，FRl为数据冋步控制引脚，SRl为单端控制引脚。所述16对差分数据引脚011 0 ，011 011到011 15 ，011 1511及时钟差分对引脚(11^，CIRn，用差分线分别与第一 FPGAl中的任意17对普通I/O引脚相连，同步信号引脚FRl及控制引脚SR1，用单端线分别与第一 FPGAl中的任意2个普通I/O引脚相连。如图5所示，第二高速差分接ロ LVDS2与第一 FPGAl之间采用16对差分数据线、I对差分时钟线、I个单端帧同步信号线及I个单端控制线进行互联，其中第二高速差分接ロ LVDS2的16对差分数据引脚为=DlTOp, DlTOn到DlT15p，DlT15n，I对差分时钟引脚为ClTp, ClTn, I个单端帧同步信号引脚为FT1，I个单端控制引脚为ST1，DlTOp DlT15p及ClTp为差分对的正信号引脚，DlTOn DlT15n及ClTn为差分对的负信号引脚，FTl为数据冋步控制引脚，STl为单端控制引脚。所述16对差分数据引脚DlT0p，DlT0n到DlT15p，DlT15n及时钟差分对引脚CITp，CITn，用差分线分别与第一 FPGAl中的任意17对普通I/O引脚相连，同步信号引脚FTl及控制引脚ST1，用单端线分别与第一 FPGAl中的任意2个普通I/O引脚相连。如图6 所示，第一 PCIl 芯片包含 ADS1、BREQIU LHOLDU CCSU READYU LCLKUWAITU LffRU LD1[31:0]、BIGENDK LHOLDAI 和 BTERMl 引脚，其中 ADSl 引脚为地址有效地址显示和新数据开始标志；BREQI1为请求总线引脚；LH0LD1为请求占用总线引脚；CCS1为寄存器选择引脚；READY1为读数据在总线上或写数据完成；LCLK1为第一 PCIl时钟引脚；WAITl为读写未完成的等待引脚；LWRl引脚低电平为读数据，高电平为写数据；LD1[31:0]为三十二位双向数据引脚；BIGEND1引脚为多路信号输入输出标志；LH0LDA1为响应LHOLDl引脚使用总线引脚；BTERM1引脚有输入和输出两个功能，当作为输入时，可一次接收四个字，当作为输出时，可与READYl引脚一起中断数据传输而开始一个新的周期。所述的ADS1、BREQII、LHOLDl、CCSl、READYl、WAITl、LffRl、LDl [31:0]、BIGENDK LHOLDAI 和 BTERMl 弓丨脚用单端线分别与第一 FPGAl中的任意42个普通I/O引脚相连，第一 PCIl时钟引脚LCLKl与第一 FPGAl的时钟引脚连接。參照图7，为本发明的AD采集子系统4，包含双通道AD采集芯片、第二FPGA2芯片、第二 PCI2芯片、第三高速差分接ロ LVDS3、第三高速差分接ロ LVDS4和三个信号接ロ通道，即第一信号接ロ通道SMAl、第二信号接ロ通道SMA2和第三信号接ロ通道SMA3。AD采集芯片与第二 FPGA2芯片之间互联，第二 FPGA2芯片通过第二 PCI2芯片接收エ控机的命令并解析命令，通过第三高速差分接ロ LVDS3和第四高速差分接ロ LVDS4向高速大容量存储子系统3及外部的信号处理系统发送采集的雷达回波数据，通过第一信号接ロ通道SMAl接收外界触发信号，并通过第二信号接ロ通道SMA2和第三信号接ロ通道SMA3接收DA回放子系统2发送的模拟回波；所述的第二FPGA2 选用 ALTERA 公司的 Stratix III 系列芯片 EP3SL150F1152C4，但不局限于该芯片，它有着丰富的触发器和查找表LUT，非常适合复杂时序逻辑的设计，并有内置存储RAM，可以缓存一定量的数据，同时具备支持各种单端和差分标准的普通1/0，可供用户根据不同需求进行选择，该部分包含AD配置子模块，用于配置AD芯片正常工作的模块；命令接收解析子模块，用于接收第二 PCI2接ロ发送来的命令，并解析该命令；数据采集子模块，用于通过第二信号接ロ通道SMA2，第三信号接ロ通道SMA3采集雷达回波信号数据或接收DA回放子系统发送的模拟雷达回波信号；触发处理模块，用于通过第一信号接ロ通道SMAl接收触发信号并处理；数据发送子模块，用于组织处理后通过第三高速差分接ロ LVDS3发送给大容量存储子系统3，通过第三高速差分接ロ LVDS4发送给信号处理系统；数据显示子模块，用于将采集的雷达回波信号通过第二 PCI2接ロ在エ控机界面上显示。以上各部件之间的详细连接关系如图8、图9、图10、图11、图12、图13和图14所
/Jn o如图8所示，双通道采集高速AD芯片AT84AD001B与第二 FPGA2连接AD的Al路输入数据弓I脚DOAI [7:0]、AD的AQ路输入数据弓I脚DOAQ [7:0]、AD的BI路输入数据脚DOBI [7:0]、AD的BQ路输入数据引脚DOBQ [7:0]、AD配置输入时钟引脚Clk、AD配置输入数据引脚Data、配置数据输入有效标志引脚Ldn、AD配置模式引脚Mode、AD各路数据同步正差分输入引脚DDRB及AD各路数据同步负差分输入引脚DDRBN分别与第二 FPGA2中的任意普通I/O引脚相连，AD正输出差分时钟引脚CLKQ和AD负输出差分时钟引脚CLKN分别与第二 FPGA2的时钟引脚相连。如图9所示，第四高速差分接ロ LVDS4与第二 FPGA2的连接，采用8对差分数据线、I对差分时钟线、I个单端帧同步信号线及I个单端控制线进行互联，其中第四高速差分接ロ LVDS4 的 8 对差分接收数据引脚D3T0p 与 D3T0n、D3Hp 与 D3Tln、D3T2p 与 D3T2n、D3T3p与 D3T3n、D3T4p 与 D3T4n、D3T5p 与 D3T5n、D3T6p 与 D3T6n 及 D3T7p 与 D3I7n，I 对差分时钟引脚C3Tp与C3Tn，用差分线分别与第二 FPGA2中的任意9对普通I/O引脚相连；1个单端帧同步信号引脚FT3，I个单端控制引脚为ST3，用单端线分别与第二 FPGA2中的任意2个 普通I/O引脚相连。如图10所示，第三高速差分接ロ LVDS3与第二FPGA2连接，采用16对差分数据线、I对差分时钟线、I个单端帧同步信号线及I个单端控制线进行互联，其中第三高速差分接ロ LVDS3 的 16 对差分数据引脚D2T0p 与 D2T0n、D2Tlp 与 D2Tln、D2T2p 与 D2T2n、D2T3p 与D2T3n、D2T4p 与 D2T4n、D2T5p 与 D2T5n、D2T6p 与 D2T6n、D2T7p 与 D2T7n、D2T8p 与 D2T8n、D2T9p 与 D2T9n、D2T10p 与 D2T10n、D2Tllp 与 D2Tlln、D2T12p 与 D2T12n、D2T13p 与 D2T13n、D2T14p与D2T14n及D2T15p与D2T15n，I对差分时钟引脚C2Tp和C2Tn，用差分线分别与第ニ FPGA2中的任意17对普通I/O引脚相连；1个单端帧同步信号引脚FT2和I个单端控制引脚ST2，用单端线分别与第二 FPGA2中的任意2个普通I/O引脚相连。如图11所示，第二 PCI2芯片与第二 FPGA2连接，是将第二 PCI2的芯片的地址有效地址显示和新数据开始标志弓I脚ADS2、请求总线引脚BREQI2、请求占用总线引脚LH0LD2、寄存器选择引脚CCS2、读数据在总线上或写数据完成指示引脚READY2、读写未完成的等待引脚WAIT2、读写数据指示引脚LWR2、双向数据引脚LD2[31:0]、多路信号输入输出标志引脚BIGEND2、响应LH0LD2使用总线引脚LH0LDA2和BTERM2引脚，用单端线分别与第二 FPGA2中的任意42个普通I/O引脚相连；将第二 PCI2的芯片的时钟引脚LCLK2与第二 FPGA2的时钟引脚连接。其中BTERM2引脚具有两个功能，当作为输入时，可一次接收四个字，当作为 输出时，可和READY2引脚一起中断数据传输而开始一个新的周期。參照图12，本发明的DA回放子系统2，包含两片单通道DA芯片、第三FPGA3芯片，第五高速差分接ロ LVDS5和三个信号接ロ通道，即第四信号接ロ通道SMA4、第五信号接ロ通道SMA5和第六信号接ロ通道SMA6，该两片单通道DA芯片分别与第三FPGA3芯片之间互联，第三FPGA3芯片通过第五高速差分接ロ LVDS5接收高速大容量存储子系统3发送的数据，通过第四信号接ロ通道SMA4接收外界触发信号，并通过第五信号接ロ通道SMA5和第六信号接ロ通道SMA6分别向AD采集子系统4的第二信号接ロ通道SMA2和第三信号接ロ通道SMA3发送模拟回波信号。所述的第三FPGA3选用ALTERA公司的Stratix II系列芯片EP2S90F1020I4，但不局限于该芯片，它有着丰富的触发器和查找表LUT，非常适合复杂时序逻辑的设计，并有内置存储RAM，可以缓存一定量的数据，同时具备支持各种单端和差分标准的普通1/0，可供用户根据不同需求进行选择，该部分包含DA配置子模块，用于配置DA芯片正常工作的模块；数据接收子模块，用于通过第五高速差分接ロ LVDS5接收大容量存储子系统3发送的数据；触发处理模块，用于通过第四信号接ロ通道SMA4接收触发信号并处理；数据处理子模块，用于处理接收到的数据，将其变成模拟信号从第五信号通道接ロ SMA5和第六信号通道接ロ SMA6输出；以上各部件之间的详细连接关系如图13和图14所示。如图13所示，两片DA芯片AD9736与第三FPGA3的连接，是将第一 DAl芯片的数据输入引脚DATAl [13:0]和第二 DA2芯片的数据输入引脚DATA2[13:0]分别与第三FPGA3芯片的普通I/O引脚相连；第一 DAl芯片的配置输入时钟引脚SCLKl和第二 DA2芯片的配置输入时钟引脚SCLK2、第一 DAl芯片的配置输入数据引脚SDIOl和和第二 DA2芯片的配置输入数据引脚SDI02、第一 DAl芯片的写入数据有效标志引脚CSBl和第二 DA2芯片的写入数据有效标志引脚CSB2先分别并联，然后分别与第三FPGA3芯片的普通I/O引脚相连；第一 DAl芯片的正输入差分时钟引脚CLKINP1、第一 DAl芯片的负输入差分时钟引脚CLKINN1、第一 DAl芯片的正输出差分时钟引脚CLK0UTP1、第一 DAl芯片的负输出差分时钟引脚CLK0UTN1、第二 DA2芯片的正输入差分时钟引脚CLKINP2、第二 DA2芯片的负输入差分时钟引脚CLKINN2、第二 DA2芯片的正输出差分时钟引脚CLK0UTP2和第二 DA2芯片的负输出差分时钟引脚CLK0UTN2分别与第三FPGA3的时钟引脚相连。如图14所示，第五高速差分接ロ LVDS5与第三FPGA3连接，采用16对差分数据线、I对差分时钟线、I个单端帧同步信号线及I个单端控制线进行互联，其中第五高速差分接ロ LVDS5 的 16 对差分数据引脚D2R0p 与 D2R0n、D2Rlp 与 D2Rln、D2R2p 与 D2R2n、D2R3p 与D2R3n、D2R4p 与 D2R4n、D2R5p 与 D2R5n、D2R6p 与 D2R6n、D2R7p 与 D2R7n、D2R8p 与 D2R8n、D2R9p 与 D2R9n、D2R10p 与 D2R10n、D2Rllp 与 D2Rlln、D2R12p 与 D2R12n、D2R13p 与 D2R13n、D2R14p与D2R14n、及D2R15p与D2R15n，I对差分时钟引脚C2Rp和C2Rn，用差分线分别与第三FPGA3中的任意17对普通I/O引脚相连，I个单端帧同步信号引脚FR2，I个单端控制引脚SR2，用单端线分别与第三FPGA3中的任 意2个普通I/O引脚相连。
本发明的工作原理如下雷达成像信号模拟器和信号处理系统构成雷达信号成像系统，一起完成成像过程。雷达信号成像系统的成像流程涉及到步进频成像和去斜成像两个成像模式，但操作上完全相同,成像流程也一致,其成像方式有实时成像和回放成像两种方式。I)实时成像エ控机I通过第二 PCI2芯片给AD采集子系统4发送命令參数，AD采集子系统4解析命令參数，在雷达触发信号和采样时钟信号到来时AD采集子系统4开始采集雷达回波信号，通过第三高速差分接ロ LVDS3将采集的信号发送给信号处理机，エ控机I通过信号处理板的PCI发送命令參数，信号处理子系统解析命令參数，通过信号处理板的PCI传输处理好的数据给エ控机I的界面成像。2)回放成像エ控机I通过第一 PCIl芯片给大容量存储子系统3发送命令參数，エ控机I通过第二 PCI2给AD采集子系统4发送命令參数，大容量存储子系统3解析命令參数，通过第五高速差分接ロ LVDS5将已存储好的雷达回波数据按雷达參数传输给DA回放子系统2 ；AD采集子系统4解析命令參数，在雷达触发信号和采样时钟信号到来时AD采集子系统4开始采集信号，同时DA回放子系统2通过第五信号通道接ロ DMA5和第六信号通道接ロ DMA6将回放波形输送给AD采集子系统4，AD采集子系统4通过第四高速差分接ロLVDS4将数据传输给信号处理子系统，エ控机I通过信号处理系统的PCI发命令參数给信号处理系统，信号处理系统通过信号处理系统的PCI传输处理好的数据给エ控机I的界面成像。
权利要求
1.一种雷达成像信号模拟器，包括带主板的エ控机机箱(I)、高速大容量存储子系统(3)和AD采集子系统(4)，其特征在于，还包括DA回放子系统(2)，用于对雷达回波信号进行回放处理； 所述的高速大容量存储子系统(3)，包含第一大規模逻辑阵列FPGAl芯片、第一PCII芯片、两个高速差分接口和136个存储芯片FLASH，这些FLASH分为四组，每组FLASH分别与第一 FPGAl连接，第一 FPGAl通过第一 PCIl芯片接收エ控机的命令并解析命令，通过第一高速差分接ロ LVDSl接收AD采集子系统采集的雷达回波数字信号，并进行存储，同时通过第ニ高速差分接ロ LVDS2向DA回放子系统发送存储的回波信号； 所述的AD采集子系统(4)，包含双通道AD采集芯片、第二 FPGA2芯片、第二 PCI2芯片、两个高速差分接口和三个信号接ロ通道，AD采集芯片与第二 FPGA2芯片之间互联，第ニ FPGA2芯片通过第二 PCI2芯片接收エ控机的命令并解析命令，通过第三高速差分接ロLVDS3和第四高速差分接ロ LVDS4向高速大容量存储子系统(3)及外部的信号处理系统发送采集的雷达回波数据，通过第一信号接ロ通道SMAl接收外界触发信号，并通过第二信号接ロ通道SMA2和第三信号接ロ通道SMA3接收DA回放子系统发送的模拟回波； 所述的DA回放子系统(2)，包含两片单通道DA芯片、第三FPGA3芯片，第五高速差分接ロ LVDS5和三个信号接ロ通道，该两片单通道DA芯片分别与第三FPGA3芯片之间互联，第三FPGA3芯片通过第五高速差分接ロ LVDS5接收高速大容量存储子系统(3)发送的数据，通过第四信号接ロ通道SMA4接收外界触发信号，并通过第五信号接ロ通道SMA5和第六信号接ロ通道SMA6分别向AD采集子系统(4)的第二信号接ロ通道SMA2和第三信号接ロ通道SMA3发送模拟回波信号。
2.根据权利要求I所述的雷达成像信号模拟器，其特征在于，所述的带主板的エ控机机箱(I)，是基于CPCI总线的エ业控制计算机，设有七个插槽，用于插接高速大容量存储子系统(3)、AD采集子系统(4)和DA回放子系统(2);所述的这些子系统通过PCI协议实现与主板之间的通信。
3.根据权利要求I所述的雷达成像信号模拟器，其特征在于，所述的每组FLASH分别与第一 FPGAl连接，是将每组FLASH的命令引脚、地址引脚分别串联在一起与第一 FPGAl连接，将数据引脚并联在一起与第一 FPGAl连接。
4.根据权利要求3所述的雷达成像信号模拟器，其特征在干，每组FLASH的命令引脚R/B、CLE、CE、RE、WE和地址引脚ALE，通过单端信号线分别与第一 FPGAl的普通I/O引脚单向连接；每组FLASH的数据引脚I/O通过双端信号线与第一 FPGAl的普通I/O引脚双向连接。
5.根据权利要求I所述的雷达成信号模拟器，其特征在干，所述的AD采集芯片与第ニ FPGA2芯片之间互联，是通过单端信号线将AD采集芯片的时钟引脚CLKQ和CLKN分别与第二 FPGA2芯片的时钟引脚单向相连；通过单端信号线将AD采集芯片的数据引脚DOAI，DOAQ, DOBI，DOBQ分别与第二 FPGA2芯片的普通I/O引脚单向相连；通过单端信号线将AD采集芯片的配置引脚Data，Ldn, Mode, DDRB, DDRBN, Clk与分别第二 FPGA2芯片的普通I/O引脚单向连接。
6.根据权利要求I所述的雷达成像信号模拟器，其特征在于，所述的两片DA芯片与第三FPGA3芯片之间互联，是通过单端信号线将第一 DAl芯片的时钟引脚CLKINP1，CLKINN1，CLKOUTPI, CLK0UTN1 和第二 DA2 芯片的时钟引脚 CLKINP2，CLKINN2, CLK0UTP2, CLK0UTN2分别与第三FPGA3芯片的时钟引脚单向连接；通过单端信号线将第一 DAl芯片的数据引脚DATAl和第二 DA2芯片的数据引脚DATA2分别与第三FPGA3芯片的普通I/O引脚单向连接；通过单端信号线将第一 DAl芯片的配置输入时钟引脚SCLKl和第二 DA2芯片的配置输入时钟引脚SCLK2，第一 DAl芯片的配置输入数据引脚SDIOl和第二 DA2芯片的配置输入数据引脚SDI02，第一 DAl芯片的写入数据有效标志引脚CSBl和第二 DA2芯片的写入数据有效标志引脚CSB2先分别并联，再分别与第三FPGA3芯片的普通I/O引脚单向连接。
7.根据权利要求2所述的雷达成像信号模拟器，其特征在于，所述步骤2中子系统通过PCI协议实现与主板之间的通信，是通过第一 PCIl芯片与第一 FPGAl和PCI2芯片与第ニ FPGA2的互联实现通信。
8.根据权利要求7所述的雷达成像信号模拟器，其特征在于，所述的第一PCIl芯片与 第一 FPGAl之间的互联，是通过单端信号线将第一 PCIl芯片的引脚ADS1，BREQI1，LH0LD1，CCSl，READYl，WAITl, LffRl, LDl [31:0]，BIGEND1，LHOLDAI, BTERMl 与第一 FPGAl 中的任意42个普通I/O相连；通过单端信号线将第一 PCIl芯片时钟引脚LCLKl与第一 FPGAl的时钟引脚连接。
9.根据权利要求7所述的雷达成像信号模拟器，其特征在于，所述的第二PCI2芯片与第二 FPGA2之间的互联，是通过单端信号线将第二 PCI2芯片的引脚ADS2，BREQI2，LH0LD2，CCS2, READY2, WAIT2, LWR2, LD2[31:0]，BIGEND2, LH0LDA2, BTERM2 与第二 FPGA2 中的任意42个普通I/O相连；通过单端信号线将第二 PCI2芯片时钟引脚LCLK2与第二 FPGA2的时钟引脚连接。
全文摘要
本发明公开了一种雷达成像信号模拟器，主要解决传统模拟器的存储量小，传输速率低的问题。它包括高速大容量存储子系统、AD采集子系统和DA回放子系统，这三个子系统插接在带主板的工控机机箱内。工控机分别给大容量存储子系统和AD采集子系统发送命令，大容量存储子系统解析命令，将已存储好的雷达回波数据按雷达参数传输给DA回放子系统；在雷达触发信号和采样时钟信号到来时DA回放子系统将回放波形输送给AD采集子系统，同时AD采集子系统解析命令，采集回波信号并传输给信号处理系统，信号处理系统将处理好的数据发给工控机界面完成成像。本发明具有稳定可靠、存储量大、传输速率高及易扩展的优点，可应用于雷达、图像处理等领域。
文档编号G01S7/40GK102645647SQ20121012002
公开日2012年8月22日 申请日期2012年4月23日 优先权日2012年4月23日
发明者全英汇, 刘培生, 安海磊, 李亚超, 李庆, 邢孟道 申请人:西安电子科技大学