专利名称：在具有半导体芯片的半导体模块上测量时间的方法及装置的制作方法
技术领域：
本发明是关于一种用于半导体芯片之针脚或焊垫上之信号之时间测量的方法和装置，尤其是指半导体内存芯片，其系装置或能被装置在一半导体模块上，尤其是使用球栅数组技术，一信号藉由一合适的测量探针取得，其系由一个别的信号针脚或是一部份导体或是焊垫，其系以一短距离直接连接到后者，并且与一参考时间比较。
在具有缓存器之半导体内存模块的例子中，该容量负载系缓冲加载该内存次信道总线中，且再一次提升。一PLL电路系用于更新该时脉信号，同时时脉缓冲缓存器系用以更新该命令和寻址信号(CMD-ADR总线)。
为了维持该校正功能，必须确保该时脉信号可以抵达该内存模块的所有部位，其系关于一特定时间范围内，该系统时脉之时序控制，其系为PLL电路本身、缓存器以及DRAM半导体内存芯片。在某种特定的DDR内存模块的例子中，其系以一为133MHz之差动式时脉信号运算，所述之时间范围大约是-100至+100ps。
因为该部分之PVT(制程电压温度)变量被认为强烈的影响该PLL电路之时脉跳动及驱动放大器之放大作用，对每一个别的内存模块来说，该DRAM半导体内存芯片之负载之影响，以及于该正及负时脉之中断层级之缓存器，必须藉由一特定时间量测来测量，以便确保该时脉信号能在该特定时间范围内抵达。
在前述已知半导体芯片的例子中，侧向突出之针脚或导线(举例来说即所谓的TSOP芯片形式)，于其上之该时间量测信号能直接地于该芯片之针脚藉由一适合的测量探针传递。
随着第二代DRAM内存模块(DDR-II模块)运算速度之增加，其以一上升至266MHz之时脉频率运算，所谓球栅数组(BGA)技术也有转变，其能生产较佳的电性值，举例来说，较小的寄生电感。此型的芯片包装和触点系用于PLLs、缓存器和DRAM芯片，因为在这些例子中，所有的针脚皆置于该芯片体本身之下，在大多数之例子中，该模块分派给该针脚之焊垫(举例来说一DIMM板)系位于该芯片体本身之下，以致于测量探针无法触及，或仅能藉由某种辅助测量的帮助以进行该时间量测。
直至现在，系使用下述的的测量法以克服这些模块的难题，该模块系以或可以使用球栅技术之半导体芯片负载1.在一侧具有组件的模块负载，其中该组件系仅位于一印刷电路板之一侧，可藉由一电镀穿孔(通孔)确保存取该信号线，其由该模块之一端负载端导线连接至另一端未负载端，且其配置越接近该欲接收测试之半导体芯片之终端(球)越好。然而，本方法有一缺点在于有一屏蔽保护之电镀穿孔必须在测量被移除，以致于该电路设计必须分为具有开电镀孔之测量部分及具有保护电镀孔之贩售部分，除此之外，以两侧组件负载之半导体模块无法以这种方式测量，因为他们不具有任何可供个别电镀穿孔至模块另一端的空间。
2.在两侧具有组件的模块负载，其设计系补充特殊测试点，其系允许该测量探针可以直接存取，不需要多说，这些测试点配置必须越靠近欲被测试或测量之针脚(球)之焊垫越好。本方法有一缺点在于并不是所有有关的信号都能被存取，因为具有一高度导体密度之非常密集负载模块并没有额外的空间以容纳这些测试点，除此之外，容量负载会因该增加之测试点及连接至其上之短路导体而改变。
测试已经显示上述两种方式在其测量精确度上仅有非常小的差异。
3.另一种测量方式系以焊接类脚座测量整流器于该芯片和该半导体模块之间，牵涉之劳力甚巨，且此种整流器也对测量值具有相当可观的影响。
4.最后一种测量方式系以焊接所谓金属线整流器于该半导体芯片之信号针脚及该半导体模块上所分配之焊垫之间，该测量探针能于该金属线之自由端获得欲被测量之信号，此金属线整流器必须于底面具有一绝缘体，以便与底面导体轨不会有不需要之连接出现。然而，本方法有一缺点在于无法适用于一模块上之所有芯片，且在焊接期间所产生的温度通常会毁掉该金属线整流器，这会使整个模块失效。
鉴于上述测量方法之缺点，本发明之目的在于能使一通用形式之时间量测方法，以及一简单且低成本之时间量测装置适用于此，其系以如此的方式
1.欲被测量之信号之损害影响能保持在低点。
2.该时间测量装置之电性能适用于该欲被测量之该信号之特定特性值，且可藉由一合适之测量探针而简单不复杂之接触。
根据一必要构想，一种通用形式之时间测量方法包含一等效导体图案，其系空间地配置于欲被测量之该信号针脚或是焊垫，且能被连接至后者系整合于该半导体模块上，该等效导体图案系以被动式组件负载，其被选择系因为当其连接至该焊垫，且该半导体芯片之信号针脚被分开时，来自该组件之一等效负载电路系被负载，其系负载仿真特定关系于该半导体芯片之该信号针脚之该电性值，且该等效负载电路并未连接，且该时间测量系于焊垫处执行，该焊垫系连接至芯片之信号针脚分开之等效负载电路。
根据一第二必要构想，一种可以达成上述目的之时间测量装置，包含该装置具有一等效导体图案，其系整合于该半导体模块上，系空间地配置于欲被测量之该信号针脚或是焊垫，且能被连接至后者，且适应于该以特定组件负载之半导体芯片之该信号针脚之时间相关电性值之形式和电性，且具有一等效负载电路，其系以负载具有被动式组件之等效导体电路形成，其系以此种方式形成，当其连接至该半导体分开之该信号针脚之该焊垫时，其仿真该信号针脚之特定电特性值，其系关于以组件负载之半导体芯片，且该等效负载电路并未连接，以致于该时间量测可于该焊垫执行，其系连接至该具有分开之半导体芯片之信号针脚之等效负载电路。
根据本发明之该时间量测方法及该时间量测装置，其用以时间测量系具有优势，其系于例如负载或能负载以DRAMs或DDR-DRAMs之DIMM板上，其系使用球栅数组技术。
鉴于必须能由该半导体模块为每一信号取得一接地参考电位之事实，其系藉由该测量探针自一信号针脚或是相连之焊垫传递，根据本发明之该测量装置能藉由该等效导体图案之特殊设计，在以组件相同加载后，一电子连接系于一参考接地垫建立，其系由该等效导体图案提供，且位置系与该焊垫相距一短距离，该焊垫系分配给欲被测量之信号。
根据本发明之时间测量方法及时间测量装置之上述及更进一步的优点特征，系于说明书中随着一较佳实施例而更进一步阐明，其系相关于附图
。
于该附图中之特征第1图所示为一等效导体图案之设计图，其系整合于一半导体模块上，尤其是一DIMM板空间性分配给一欲被测量之信号针脚或其焊垫，及一参考接地针脚或其焊垫；第2图所示为等效电路之实施例，其显示第1图所示等效导体图案之组件能被负载，以便制造相关之一DRAM信号针脚之一等效负载电路；第3图所示为一球栅数组设计之平面图，其系由一半导体模块提供用以一芯片之装置，该芯片系使用球栅数组技术，且其中指出于第1图中所示之该半导体图案之不同的可能位置；以及第4图所示为一具有一参考接地针之一测量探针，其系用以接触根据第1图至第3图之信号及参考接地焊垫。
第1图所示为一等效导体图案之设计图，其系整合于一半导体模块M上，且包含一串联之权宜地分配之焊垫11-22，以及如果恰当的话，介于该焊垫11-22之间导体连接部分，举例来说，其系可以被第2图所示之等效组件负载，以便形成一等效负载电路1’，其仿真一信号针脚之时间相关之电性，而一时间测量系于其上执行。该等效导体图案1系位于欲被测量之信号针脚(球)或是其焊垫2之直接邻近地区，以及一参考接地针脚或其焊垫3系于该半导体模块M上，于第1图所示之该等效导体图案1之该低阻抗，或是根据第2图之该等效负载电路1’，其系于该组件负载后制造，于该半导体模块M电子的连接至相关之该信号针脚或是其焊垫2，及连接至该参考接地针脚或是其焊垫3，并不需要固定地提供，但可由导体之小片段建立，该导体系在该等效导体图案1以组件负载期间，接续焊于其上，此同样适用于介于该等效导体图案1之该个别焊垫11-22之导体之短路片段(以虚线画出)。
根据第1图，该焊垫11-22所示之配置形成一第一和一第二纵分支，一方面是该焊垫11-14，另一方面是17-20，以及一第一和一第二横分支，其系分别包含该焊垫15、16及21、22。含该焊垫15、16之该第一横分支，系于该第一和第二纵分支之该第二和第三焊垫12、13和18、19之间分出(于第1图中由左至右)，同时该第二横分支紧邻该第一和第二纵分支之第四焊垫14、20。
第2图所示为一实施例，其系显示第1图中所示之等效导体图案1如何以被动组件R1、R2、R3、L、C1及C2负载，且用以制造一等效负载电路1’，其仿真一DRAM芯片之一信号针脚或分配之焊垫之电性，而一时间测量系于其上执行，不需多言，第2图所示之组件负载仅仅提供一个范例，且无论如何都不应被视为一种限制。第1图所示之该等效导体图案是如此具有弹性，以致于实际上差不多任何DRAM半导体内存芯片或是其它半导体芯片之信号针脚之时间相关特性值都可被仿真，依此方法，第2图所示之以组件负载之该等效负载电路1’取代一半导体芯片之欲被测量之一信号针脚，尤其是一DRAM内存芯片，且亦具有一空间相近，以及低阻抗参考接地之电子连接。
第3图所示为适用装至于一半导体芯片上之一部分模块M之平面图，尤其是一DRAM内存芯片，其仅仅以例子说明于第1图中所示之该等效导体图案1上之不同可能位置a-d，其系能被整合至该模块M。从该半导体模块M上之该等效导体图案1之设计观点来看，唯一的需求是其必须至于欲被测量之该信号针脚或是其焊垫2和传递参考接地之焊垫3之直接邻近区上，以便介于该信号针脚之该焊垫11和17和该焊垫2和3以及该参考接地之间之连接距离能越短越好，对于传递高频率时脉信号之信号针脚或其焊垫上之一时间测量，传递一参考接地之一焊垫3之该空间邻近度是必须的，如同根据本发明之该等效导体图案1所能达成的一般，因为一精确之时间测量不可能没有此种接地参考点。第3图亦显示于第1图说明之欲被测量之每一信号针脚或其焊垫之该等效导体图案1，系被整合于该半导体模块M上，且系连接至与其相关之信号针脚之该焊垫2，其系由介于其间之短路导体炼结及该第一焊垫影响，或是由以该第一阻抗R1之负载所影响。
关于该时间测量，根据本发明之该程序接着在第1图所示之该等效导体图案1之该组件负载之前或之后采行，以便制造第2图所示之该等效负载电路1’或其它适用于该信号针脚或其焊垫之时间相关电性之等效负载电路1’，整个半导体芯片系与该模块M分开，不然就是可以仅该相关之信号针脚被分离，如果适当的话，该等效导体图案1’与该被分配为该分离信号针脚之焊垫2之电子连接接着也会建立，其后，该时间测量会于该相关之焊垫执行，其系连接至该等效负载电路1’，因应置于该参考接地焊垫3之该参考接地。藉由改变该等效负载电路1’之值或该等效导体图案1之组件负载，始终能发生之一DRAM之PVT变异便能所需且能被仿真，且该半导体模块M能被调整为一理想值，而不需要该DRAM之不同PVT材料之测量。
第4图所示为一信号藉由一适当之测量探针5于一焊垫2及分配之参考接地焊垫3上所获取，该焊垫2，举例来说其传递了一时脉信号，而该参考接地焊垫3，举例来说，根据第2图系连接于该等效负载电路1’。
毋须赘言，随着该等效负载电路去耦合，一时间测量依然能像前述一样于焊接于该半导体模块M之该半导体芯片上执行，尤其是DRAM内存芯片上，因为该等效负载电路能以一电子式切断方式连接于相关之该焊垫上。除此之外，前述之已知测试点依然可于该半导体模块上提供，以致于一时间测量也能于这些测试点上执行。
如同一开始所说的，根据本发明之方法尤其能用于半导体模块之时间测量，举例来说，DIMM模块，其系具有半导体内存芯片、缓存器及PLL芯片，其系以BGA技术装置，且以一高时脉频率运算，根据本发明之该时间测量装置尤其排除了于一开始所描述之障碍，其系一方面由一测量探针至该相关测量之信号针脚之困难存取，另一方面，则为在BGA芯片之案例中，由该信号针脚得到错误之测量结果或是获取不可靠的信号。
1等效导体图案1’等效负载电路2信号针脚/焊垫3接地针脚/焊垫5测量探针11-22该等效导体图案1之焊垫R1，R2，R3，C1，C2，L被动式组件M半导体模块a-d该等效导体图案1之空间配置
权利要求
1.一种方法，其系用以半导体芯片之针脚或焊垫上信号之时间测量，该芯片系装置于一半导体模块(M)上，一信号藉由一测量探针(5)，由一个别信号针脚或一部份导体或焊垫(2)传递，其系以一短距离由其直接连接于后者，且与一时间参考比较，其中一等效导体图案(1)，其系空间地分配给欲被测量之该信号针脚或焊垫(2)，且能被连接于后者，系被整合于该半导体模块(M)上，其中该等效导体图案(1)系以被动式组件(R1，R2，R3，L，C1，C2)负载，其如此选择以便，当其连接于该分离之半导体芯片之该焊垫(2)及该信号针脚，由此组件负载所产生之一等效负载电路(1’)仿真相关该信号针脚所需之该特性电子值，且该半导体芯片负载及该等效负载电路并未连接，以及其中该时间测量系于该焊垫上执行，其系连接至具有该芯片分离之该信号针脚之该等效负载电路(1’)。
2.根据权利要求第1项所述之时间测量方法，其中在该等效导体图案(1)之整合期间，其形式和电子特性系如此选择以便该最终之等效负载电路(1’)能仿真该所需之特性电子值。
3.根据权利要求第1项所述之时间测量方法，其中该所需之特性电子值之建立系藉由前述于该负载半导体芯片之该信号针脚或焊垫所执行之测量，而不需连接至该等效负载电路。
4.根据权利要求第1至第3项其中之一所述之时间测量方法，其中用以该等效导体图案(1)之负载之该组件(R1，R2，R3，L，C1，C2)系为阻抗及/或电容及/或电感组件。
5.根据前述权利要求其中之一项所述之时间测量方法，其中该等效导体图案(1)系以此方式形成，该方式系为在该组件负载之后，其以一参考接地焊垫(3)建立一电子连接，该焊垫系与该焊垫(2)距离一小距离，其系配置给欲被测量之该信号。
6.根据权利要求第5项所述之时间测量方法，其中该该参考接地焊垫(3)与该焊垫(2)之距离系如此选择以便其符合一参考接地针与该测量探针(5)之一信号测量针之距离。
7.根据前述权利要求其中之一项所述之时间测量方法，其中该半导体芯片系为以或可以使用球栅数组(BGA)技术装置之半导体芯片。
8.一种装置，其系用以于焊垫(2)上信号之时间测量，该焊垫系配置给一半导体模块(M)之一半导体芯片上之信号针脚，该半导体芯片系装置于该半导体模块(M)上，其中该装置具有一等效导体图案(1)，其系整合于该半导体模块(M)上，其系空间地分配给欲被测量之该信号针脚或焊垫(2)，且其能连接至后者，且其形式及电子特性系适用于该时间相关之特性电子值，其系以组件负载之该半导体芯片之该信号针脚所特定，以及具有一等效负载电路(1’)，其系由该等效导体图案(1)以被动式组件以此方式负载以形成，该方式系为当其连接至该分离之半导体芯片信号针脚之焊垫(2)，其仿真该时间相关之特性电子值，其系该相关信号针脚所特定，而负载有组件之该半导体芯片及该等效负载电路(1’)并未连接，以便该时间测量能于连接至该等效负载电路(1’)之焊垫(2)上执行，其系具有分离之该半导体芯片之该信号针脚。
9.根据权利要求第8项所述之时间测量装置，其中该等效负载电路之该组件(R1，R2，R3，L，C1，C2)包含阻抗及/或电容及/或电感组件。
10.根据权利要求第8或9项所述之时间测量装置，其中该等效导体图案(1)系以此方式形成，该方式系为于该负载状态，其建立与一参考接地焊垫(3)之电子连接，其系与分配至欲被测量之信号之该焊垫(2)有一小距离。
11.根据权利要求第10项所述之时间测量装置，其中该等效导体图案(1)具有一第一和一第二纵分支(11-14及17-20)，以及一第一和一第二横分支(15、16和21、22)，其中该第一和该第二纵分支(11-14及17-20)分别具有一第一、第二、第三和第四焊垫(11、12、13、14及17、18、19、20)，且该第一和该第二横分支分别具有一第一及一邻近第二焊垫(15、16及21、22)，其系以距离其一定距离提供，其中一方面该第一和该第二焊垫(11、12和17、18)以及另一方面该第三和第四焊垫(13、14及19、20)于该第一和第二纵分支，系互相邻接配置，同时维持一定距离，且该第一焊垫(11、17)系分别连接至分配给相关该信号针脚之该焊垫(2)，以及传递该参考接地电位之该焊垫(3)，或是能藉由一短片段之导体连接至两者，该第一和该第二纵分支之该第二焊垫(12、18)系分别连接至该相关纵分支之该第三焊垫(13、19)，且连接至该第一横分支之该第一和该第二焊垫(15、16)，或是能藉由一短片段之导体连接至两者，而该第一和该第二纵分支之第四焊垫(14、20)系分别连接至该第二横分支之该第一和该第二焊垫(21、22)，或是能藉由一短片段之导体连接至两者，该二纵分支和该二横分支之该焊垫分别互相邻近，同时维持维持一定距离，其意欲每一得以该等效负载电路(1’)之该组件之一为负载。
12.根据权利要求第8至第11项其中之一所述之时间测量装置，其中该半导体芯片系为一半导体内存芯片，其系以或可以使用球栅数组(BGA)技术装置。
全文摘要
本发明系关于一种方法和装置，其系用以于信号针脚或分配至其之焊垫(2)上之时间测量，其系于一半导体模块(M)上，其中半导体芯片，尤其是半导体内存芯片，能使用球栅数组技术装置于其上。整合于该半导体模块上，以一直接邻接之欲被测量之信号针脚之一焊垫(2)，系为一特殊等效导体图案(1)，其能以被动式组件依此方式负载，该方式系为于该负载状态，其形成相关信号针脚之一等效负载电路，其系仿真该信号针脚之该时间相关特性电子值，该时间测量接着于该等效负载电路连接至分派给相关信号针脚之焊垫后执行，该半导体芯片系分离于该半导体模块(M)。
文档编号G01R31/30GK1532910SQ20041000409
公开日2004年9月29日 申请日期2004年2月9日 优先权日2003年2月7日
发明者S·穆夫, A·巴查, S 穆夫 申请人:因芬尼昂技术股份公司