专利名称：自动化测试中扩展输入输出通道的方法
技术领域：
本发明属于自动化测试技术领域，具体涉及一种基于FPGA实现的应用于自动化测试中扩展输入输出通道的方法。
背景技术：
随着集成电路技术的不断发展，芯片的规模和复杂度的不断提高，输入输出引脚资源越来越丰富，使得芯片的测试变得更加复杂。但是除了大型的自动化测试机台(Automatic Test Equipment, ATE),常见的测试平台，如 PC (Personal Computer)机平台和新型的PXI (PCI extensions for Instruments)平台等,仅能提供较少生成采集通道用于数据的生成和采集，不足以覆盖待测芯片的所有输入输出引脚(10)。这样平台上的测试就不能完备的测试待测芯片的输入输出引脚。·
在具体实现输入输出通道扩展时，同一个生成采集通道扩展到多个引脚，其中这些引脚可能既有用作输入引脚需要加载激励，也有作为输出引脚需要采集响应。即生成采集通道在参考时钟某个参考时钟周期需要生成数据，在另一个周期，需要用集数据，即在每一个参考时钟周期动态的更改生成采集通道的生成和采集属性。这一点不仅大大复杂了软件层次对硬件驱动的操作，而且在某些平台上更是不可能实现的。针对这种情况，本发明提出了基于FPGA实现的应用于自动化测试中扩展输入输出通道的方法，有效的完成了测试向量在测试平台提供的少量生成采集通道与芯片大量输入输出引脚间的交互，并有效的解决了动态分配生成采集属性的问题，实现覆盖待测芯片输入输出引脚的自动化测试。

发明内容
本发明的发明目的在于提供一种基于FPGA实现的应用于自动化测试中扩展输入输出通道的方法。本发明提供的应用于自动化测试中扩展输入输出通道的方法，首先，在测试平台和待测芯片之间加入FPGA，将测试平台的生成采集通道与待测芯片的输入输出引脚连接到FPGA的输入输出引脚，如图I所示；然后，对FPGA中每一个与待测芯片引脚相连的输入输出引脚做适当配置，形成引脚配置模块，如图2所示；最后，将各个引脚配置模块中TDO与TDI首尾相连，并进一步构建出多条并行的测试链，如图3所示；
本发明首先在测试平台和待测芯片之间加入FPGA，利用FPGA丰富的输入输出引脚资源实现通道到待测芯片输入输出引脚的扩展，利用FPGA的可重构性在FPGA内实现解决通道扩展和动态分配生成采集属性问题的电路结构。本发明针对FPGA上每一个连接到待测器件的引脚，进行了配置，如图2所示。其中，都使用了三个寄存器存储管脚的输入输出的方向属性和值属性
I.方向寄存器(T register):存储管脚的输入输出属性,决定管脚是输入还是输出。存储的值为I时，该管脚为输入管脚；存储的值为O时,该管脚为输出管脚。
2.输出值寄存器(O register):存储管脚的输出值属性。当该管脚为输出管脚时，输出的值为该输出值寄存器里存储的值。3.输入值寄存器(I register):存储管脚的输入值属性。当改管脚为输入管脚时，采集回来的值存放在该输入值寄存器里。对引脚进行配置的结构称作一个引脚配置块，如图2所示。其中，一个引脚的输入值寄存器I register、输出值寄存器O register和方向寄存器T register ;输入多路选择器I MUX的输出端与输入寄存器I register数据输入端相连，输出多路选择器O MUX输出端与输出寄存器O register数据输入端相连，方向多路选择器T MUX输出端与方向寄存器T register数据输入端相连；方向寄存器T register和输出寄存器O register的输出分别与方向锁存器T Latch和输出锁存器O Latch的输入相连，这两个锁存器的输出又分别控制与之相连的三态门Tri-state gate的控制端和数据输入端, 而三态门的输出端连接到引脚pad。当更新数据信号UpDate有效时，寄存器里的值将会更新到锁存器当更新到方向寄存器的值为I时，三态门导通，该引脚作为输出引脚，将输出锁存器的值传递到引脚上去。当更新到方向寄存器的值为O时，三态门关断，三态门的输出端保持高阻态，该引脚作为输入引脚。作为输入引脚时，内部测试信号InTest有效时，将输入的值经由缓冲器Buffer传递到输入多路选择器I MUX的输入端口。输入多路选择器I MUX输出端与输入寄存器数据输入端相连，当数据移位信号ShiftDR有效时，输入多路选择器将TDI的数据传递到输出端，即将生成通道产生的数据串行移入；当内部测试信号InTest有效时，数据移位信号ShiftDR无效时，输入多路选择器将缓冲器输出端的数据传递到输入多路选择器的输出端；当内部测试信号InTest和数据移位信号都ShiftDR无效时，输入多路选择器将输入寄存器输出端的数据传递到输入多路选择器的输出端，使得输入寄存器保持原来的值。输出多路选择器O MUX输出端与输出寄存器数据输入端相连，当数据移位信号ShiftDR有效时，输出多路选择器将输入寄存器输出端的数据传递到输出多路选择器的输出端，完成数据在寄存器间的串行移位；当数据移位信号ShiftDR无效时，输出多路选择器将输出寄存器输出端的数据传递到输出多路选择器的输出端，使得输出寄存器保持原来的值。方向多路选择器T MUX输出端与方向寄存器数据输入端相连，当数据移位信号ShiftDR有效时，方向多路选择器将输出寄存器输出端的数据传递到方向多路选择器的输出端，完成数据在寄存器间的串行移位；当数据移位信号ShiftDR无效时，输出多路选择器将输出寄存器输出端的数据传递到输出多路选择器的输出端，使得输出寄存器保持原来的值，同时输出寄存器的输出端连接到TDO端口，与采集通道相连。本发明中，所述构建出多条并行的测试链，如图3所示，将第I个引脚配置块中的TDI端口与第2个引脚配置块的TDO端口相连，第2个引脚配置块的TDO端口与第3个引脚配置块的TDI端口相连，依次下去将各个引脚配置块串行相连构建测试链，并将链首的TDI端口与生成通道相连，将链尾的TDO端口与采集通道相连，实现一对生成采集通道对一条链中所有引脚上的数据的访问。在此基础上，构造多条测试链并行工作，利用多个TDI和TDO端口同时移入和移出数据，并共用一组数据移位信号，内部测试信号，数据更新信号控制所有的引脚配置模块，可以大大的减少为了访问所有引脚上数据所需的周期数。举例来说如果需要对300个管脚进行配置，每个管脚有3个寄存器，当只有I条测试链时，串行移入数据，我们需要900个周期完成整个移位链的移位。而若有10条测试链并行操作，只需90个周期就可以完成移位链的移位操作。综上所述，如图2所示使用多路选择器，寄存器，锁存器，三态门对每个引脚进行配置，并构建图3所示的多条测试链并行工作的结构，加上数据移位信号，内部测试信号以及数据更新信号的控制，可以实现数据串行移位，更新和捕获的功能，用串行数据流确定引脚是作为输出信号或是输入信号，并加载的输出值和采集输入值，同时在此过程中，与TDI端口相连的生成通道只负责生成数据，与TDO端口相连的采集通道只负责采集数据，从而完成通道扩展的同时解决了动态更改生成采集通道的生成采集属性的问题。本发明在测试平台与待测芯片之间加入FPGA，并在其中实现如发明内容中所述的多条测试链的电路架构，可以方便实现从少量的生成采通道访问大量输入输出引脚，解决了通道扩展和生成采集属性动态分配的问题，高速便捷的实现测试向量在测试平台与待测芯片之间的交互，完成了完备覆盖芯片引脚的测试。·


图I为FPGA与测试平台和待测芯片的连接关系示意图。图2为针对一个管脚配置的引脚配置模块示意图。图3为并行类测试链架构示意图。
具体实施例方式在利用上述发明进行自动化测试时，在软件层次，将TDI端口连接的生成采集通道定义为生成通道，TDO端口连接的生成采集通道定义为采集通道，数据移位信号端口，TCK端口连接到生成通道上，由测试平台提供测试链工作时钟，内部测试信号端口和数据更新信号端口连接到测试平台的生成采集通道上，由生成采集通道生成数据赋值给这些信号，确定这些信号有效与否，控制整个电路的工作状态。在具体的测试过程中，测试向量需要在测试平台提供的生成采集通道和芯片的输入输出引脚之间进行交互，具体的过程为
1)测试平台提供的生成采集通道生成数据，经TDI端口串行移入数据传输数据给实现了测试链结构的FPGA芯片，配置测试链上的寄存器；
2)配置结束，FPGA受到内部控制信号的控制，对于测试链上引脚配置模块中方向寄存器存储的值为I的输入输出引脚，将其输出寄存器里的数据发送出去，加载激励到待测芯片用作输入的输入输出引脚上；
3)待测芯片接受激励后，按照内部逻辑功能，在作为输出信号的输入输出引脚上产生输出响应，FPGA经内部控制信号的控制，将输出响应存储在FPGA输入输出引脚(该引脚方向寄存器里面存储的值为O)的输入寄存器里；
4)测试平台的生成采集通道采集数据，通过TDO端口串行移位采集回测试链上所有寄存器中的值，经软件的分析，获取待测芯片的响应值，与预期响应比较，得出芯片测试结果；为了完成上述的测试流程，需要对FPGA内实现的并行测试链上的寄存器的值进行移位，更新和捕获的操作，具体的包括下面四个状态
1)初始化状态(IDLE)
图2中的三个控制信号数据移位信号，数据更新信号和内部测试信号都无效，寄存器和锁存器都保持原来的值。当全局的复位信号有效时，电路处在该状态。若FPGA某引脚的引脚配置模块中方向锁存器中锁存的值为1，说明与这个引脚相连的待测芯片上的引脚是一个输入管脚，三态门导通，FPGA生成输出寄存器里面的值，加载激励到待测芯片；若方向锁存器中锁存的值为0，说明与这个引脚相连的待测芯片上的引脚是一个输出引脚，三态门需要禁用，输入寄存器等待存储采集回来的响应数据；
2)数据移位状态(Shift_DR)
此时只有数据移位信号有效，输入多路选择器选择的是TDI端口移入的数据，输出多路选择器和方向多路选择器选择的是从输入寄存器和输出寄存器输出的值，当TCK工作时钟有效边沿到来，数据更新到寄存器的输出端，完成一次数据移位。当在多个时钟周期内维持Shift_DR状态，保持数据移位信号有效，即可完成多次移位，实现多个管脚的配置；
3)数据更新状态(UpDate_DR)
此时只有数据更新信号有效，使能锁存器，将寄存器输出端的数据更新到锁存器的输出端，三态门根据方向锁存器里面的值判断是导通还是维持高阻态，导通时FPGA的输入输出引脚为输出引脚，将输出为输出锁存器里面的值；
4)数据捕获状态(UpDate_DR)
此时只有内部测试信号有效，将引脚上面的值传输到输入多路锁存器的输出端口，等待TCK的上升沿的到来，将值传输到输入寄存器里面去，这样就完成了从引脚脚采集待测芯片输出管脚上的响应数据了。数据移位信号，数据更新信号和内部测试信号三个控制信号同时连接到并行工作的多条测试链上，在相同的时钟下，实现多条类JTAG链同步完成移位，更新和捕获数据的测试功能。具体的工作流程如下
1.全局复位信号有效，电路处于IDLE状态；
2.使能数据移位信号有效，工作在Shift_DR状态，从TDI端口按照顺序移入生成采集通道传输的数据，就能简单准确通过引脚的三个寄存器配置好管脚的输入输出的方向属性和值属性；
3.使能数据更新信号有效，工作在UpDate_DR状态下，将寄存器的值更新到锁存器中，若为方向锁存器中值为1，则在引脚端生成激励，给出输出寄存器里面的值，若方向锁存器的值为0，则管脚保持高阻态；
4.使能内部测试信号有效，工作在Capture_DR状态下，保持整个状态机为Capture_DR状态一段时间，等待待测芯片响应，采集待测芯片输出管脚的响应值，更新到输入寄存器的输入端，经过时钟的有效沿，存储在输入寄存器里；
5.再经过Shift_DR状态时，在TDI端口可以输入新周期激励对应的值，而在TDO端口
移出的对应于输入寄存器位置的值，就是对应于上一周期加载的激励待测芯片的输出响应的值。
经过一次这样的状态流转便可以完成一次在管脚上加载激励和采集输出响应的操作，通过多次的状态流转就能给芯片加载多个测试向量，完成包含多个测试周期的一个 实例的测试。
权利要求
1.自动化测试中扩展输入输出通道的方法，其特征在于具体步骤为 首先，在测试平台和待测芯片之间加入FPGA，将测试平台的生成采集通道与待测芯片的输入输出弓I脚连接到FPGA的输入输出弓丨脚；然后，对FPGA中每一个与待测芯片弓I脚相连的输入输出引脚做适当配置，形成引脚配置模块；最后，将各个引脚配置模块中TDO与TDI首尾相连，并进一步构建出多条并行的测试链； 其中，所述对FPGA中每一个与待测芯片引脚相连的输入输出引脚做适当配置，其中，使用了三个寄存器存储管脚的输入输出的方向属性和值属性 (1)方向寄存器存储管脚的输入输出属性，决定管脚是输入还是输出，存储的值为I时，该管脚为输入管脚；存储的值为O时,该管脚为输出管脚； (2)输出值寄存器存储管脚的输出值属性，当该管脚为输出管脚时，输出的值即为该输出值寄存器里存储的值； (3)输入值寄存器存储管脚的输入值属性，当改管脚为输入管脚时，采集回来的值即存放在该输入值寄存器里； 对引脚具体配置如下对于一个引脚的输入值寄存器、输出值寄存器和方向寄存器，输入多路选择器的输出端与输入寄存器数据输入端相连，输出多路选择器输出端与输出寄存器数据输入端相连，方向多路选择器输出端与方向寄存器数据输入端相连；方向寄存器和输出寄存器的输出分别与方向锁存器和输出锁存器的输入相连，这两个锁存器的输出又分别控制与之相连的三态门的控制端和数据输入端，而三态门的输出端连接到引脚pad;当更新数据信号有效时，寄存器里的值会更新到对应的锁存器当更新到方向寄存器的值为I时，三态门导通，该引脚作为输出引脚，将输出锁存器的值传递到引脚上去；当更新到方向寄存器的值为O时，三态门关断，三态门的输出端保持高阻态，该引脚作为输入引脚；作为输入引脚时，内部测试信号有效时，将输入的值经由缓冲器传递到输入多路选择器的输入端口。
2.根据权利要求I所述的自动化测试中扩展输入输出通道的方法，其特征在于，所述构建出多条并行的测试链的具体作法为将第I个引脚配置模块中的TDI端口与第2个引脚配置块的TDO端口相连，第2个引脚配置块的TDO端口与第3个引脚配置块的TDI端口相连，依次下去将各个引脚配置块串行相连构建测试链，并将链首的TDI端口与生成通道相连，将链尾的TDO端口与采集通道相连，实现一对生成采集通道对一条链中所有引脚上的数据的访问。
3.根据权利要求2所述的自动化测试中扩展输入输出通道的方法，其特征在于 当数据移位信号有效时，输入多路选择器将TDI的数据传递到输出端，即将生成通道产生的数据串行移入；当内部测试信号有效时，数据移位信号无效时，输入多路选择器将缓冲器输出端的数据传递到输入多路选择器的输出端；当内部测试信号和数据移位信号都无效时，输入多路选择器将输入寄存器输出端的数据传递到输入多路选择器的输出端，使得输入寄存器保持原来的值； 当数据移位信号有效时，输出多路选择器将输入寄存器输出端的数据传递到输出多路选择器的输出端，完成数据在寄存器间的串行移位；当数据移位信号无效时，输出多路选择器将输出寄存器输出端的数据传递到输出多路选择器的输出端，使得输出寄存器保持原来的值；当数据移位信号有效时，方向多路选择器将输出寄存器输出端的数据传递到方向多路选择器 的输出端，完成数据在寄存器间的串行移位；当数据移位信号无效时，输出多路选择器将输出寄存器输出端的数据传递到输出多路选择器的输出端，使得输出寄存器保持原来的值，同时输出寄存器的输出端连接到TDO端口，与采集通道相连。
全文摘要
本发明属于自动化测试测量技术领域，具体为一种基于FPGA实现的应用于自动化测试中扩展输入输出通道的方法。本发明在测试平台和待测芯片之间加入FPGA，将测试平台的生成采集通道与待测芯片的输入输出引脚连接到FPGA的输入输出引脚；对FPGA中每一个与待测芯片引脚相连的输入输出引脚做适当配置，将各个引脚配置模块中TDO与TDI首尾相连，构建出多条并行的测试链。其中，测试平台的负责生成数据的通道与FPGA中实现的TDI端口相连，负责采集数据的通道与FPGA中实现TDO端口相连；本发明解决了动态更改通道属性的问题，简化了软件上的层次，同时减少了用于配置管脚寄存器数据的周期数，节约了测试时间。
文档编号G01R31/28GK102944831SQ20121047714
公开日2013年2月27日 申请日期2012年11月22日 优先权日2012年11月22日
发明者来金梅, 黄现, 王元, 王键, 周灏 申请人:复旦大学