专利名称：半导体构装元件的测试方法
技术领域：
本发明涉及一种测试方法，特别涉及一种半导体构装元件的测试方法。
背景技术：
参阅图1，一般来说一个完整的集成电路(IC)制造流程，基本包括初期的集成电路设计10与晶片制造11；中期的晶片分类12与封装13；及后期的最终测试14与产品出货15。
在集成电路日益微小化的同时，上述集成电路的制程在每一个阶段都相当重要。其中，最终测试14是集成电路在封装后用以测试封装完成产品的电性功能，以保证出厂的集成电路功能上的完整性，并对已测试的产品根据其电性功能分类(即分箱)，以作为集成电路不同等级产品的评价依据。
而电性功能测试是针对产品的各种电性参数进行测试以确保产品能够正常运作，用于测试的系统设备将根据产品不同的测试项目而加载不同的测试程序，且随不同的构装型态而有所不同，为确保半导体构装成品的功能性及稳定性，构装成品的诸项功能的性质检验尤为重要，以下对目前封装后的半导体测试流程作一介绍。
在说明前必须先了解半导体封装元件测试的目的，该目的是即使在最糟的环境定义下，也可保证半导体元件(根据最初设计的功能)能正常的工作。而测试所考虑的事项必须包括完成半导体元件测试的目标以及还需考虑成本效益。
参阅图2，为目前封装后的半导体测试流程，以逻辑性产品而言，现阶段的标准流程步骤如下，首先，在步骤20中，先预备好要上线测试的待测集成电路，将从上游厂商送来的包箱拆封，并一一放在标准容器内，以便在放入测试设备时，处理器(handler)可以将待测集成电路定位，从而使其内的自动化机械装置可自动上料与下料。
其次，在步骤21中，当准备好测试环境(包括测试系统、测试程序、处理器，以及连接接口)之后，进行产品的最终测试(FinalTesting，FT)，此阶段的测试包括直流电测试、交流电测试、及功能测试。直流电测试一般包括开路/短路测试、输出最大漏电流/输出最小漏电流测试等。交流电测试主要是测量集成电路元件的时序(TIMING)或是时钟脉冲(CLOCK)参数特性。在此，应注意的是，有许多交流电测试只用于产品设计的参考及特性分析，在生产测试时，不一定需要完全测量时序参数。而功能测试，即在功能测试之前先将产品的直流电参数设定，如中央处理器/系统检测电压、输入高电位、输入低电位、输出高电位、及输出低电位，再加上特定的时序参数。然后以一连串的测试模式根据特定时序参数输入到待测集成电路中，并逐一比较输出是否为预期的高低电位状态。
在进行最终产品测试时，必须搭配昂贵的测试设备，以其优越的硬件能力以及高速的运行速度，在极短的时间内完成上述所有的测试。一般而言，每一个待测集成电路通常需要6-7秒的测试时间，而此阶段的收费也是以秒计费。
接着，进行步骤22，将通过步骤21的待测集成电路进行系统级测试(System Level Testing，SLT)。一般而言，系统级测试即是利用一测试公板，该测试公板是以发表该半导体构装元件所认证的同步发表的公板作为测试中心，将多个通过该取样抽测的半导体封装元件进行公板测试。在进行步骤22的系统级测试时，每一个待测集成电路所耗费的测试时间至少需要20秒以上，故此阶段的收费是以小时计算，价格相对便宜许多。
接着，在步骤23中，进行取样抽测(又称为QC或Q货)，此作业的目的在于在通过产品最终测试的测试品中，随机抽出一定数量的半导体封装元件，重新回到步骤21的测试现场，在测试程序、测试设备、测试温度都不变的条件下，看其测试结果是否与先前的测试结果相一致。若不一致，则有可能是测试设备故障、测试程序有问题、测试配件损坏、测试过程有瑕疵等原因，假设判断出原因不太严重，则将整批测过的半导体封装元件退回到步骤21进行重测。而如果判断出原因严重，则进行步骤231，将此批待测集成电路扣留，等待工程师、主管人员与客户协调后再作决策。
最后，进行步骤24，对该进行系统级测试之后的集成电路进行出货的运送作业。由于最终测试是半导体集成电路制程的最后一站，所以许多客户就把测试厂当作他们的成品仓库，以避免自身工厂成品存放的管理，另一方面也减少不必要的成品搬运成本，至此完成整个半导体封装后的测试流程。
电子产品为了要求能提供完整的电性功能，所以经过层层的测试把关，务求将出货的半导体封装元件百分之百可用地交到客户手中。然而，随着科技的日新月异，许多半导体芯片的功能愈来愈强化，运行速度也不断攀高。现有测试设备的功能已逐渐不再能够满足半导体芯片的使用，因此使得许多新产品无法进行测试。这也导致许多测试厂为了要测试更高阶的产品，必须不断投入巨资，购买极为昂贵的先进测试设备，以便跟上时代与产品的快速转变。
然而，检验半导体芯片的各项功能除了硬件上的支持之外，还需要编写诊断的测试软件，以软件仿真真实的工作环境，目的是确保半导体芯片的各项功能可按照初期集成电路设计的要求工作。但是，无论各项测试程序编写得多么详尽，还是无法找出全部的系统层次问题。当该项半导体芯片上的功能和事件出现某种在元件测试过程中从未遇到过的顺序或组合时，可能就会产生使用上的问题。如果这些问题出现太多(或者在执行重要任务的产品中仅仅偶然出现)，用户将会认为这些产品不可靠甚至不稳定。
再者，有些半导体芯片产品的生命周期较短，而编写一份完整的测试程序需要投入许多时间与人力，通常一个产品的测试程序需3-6个月的时间来开发，这还不包括大量生产时修正程序参数或纠错的时间。所以当测试程序开始使用时，产品往往已进入销售末期。
一般而言，耗费在测试的时间愈久，产品的竞争力愈低，而上述种种问题也是目前众多测试业者无法突破的困境。况且，大量的生产测试是以时间来计费的，愈复杂的测试程序相对耗费的测试时间愈久。在投入高成本的测试设备，与撰写复杂的测试程序之后，再向客户收取高额的测试费用，似乎已失去了通过测试来降低半导体制造成本的目的。

发明内容
本发明要解决的技术问题在于克服上述现有技术存在的缺陷，提供一种具有简化测试架构及流程，且可降低测试时间及成本的半导体构装元件的测试方法。
根据本发明的半导体构装元件的测试方法，适用于封装后的半导体测试制程，该方法包括下列步骤
首先，预备多个待测试半导体构装元件。而后，分别对每一个半导体构装元件进行基本电性测试，筛选出通过基本电性测试的半导体构装元件。接着，对每一个通过基本电性测试的半导体构装元件进行公板测试，再一次筛选出通过公板测试的半导体构装元件。最后，对每一个通过公板测试的半导体构装元件进行最终产品测试，进一步筛选出测试失败的部分，以得到确实可用的半导体构装元件。
本发明的基本电性测试与公板测试的测试价格相对最终产品测试可便宜许多，引入基本电性测试与公板测试可减少一半的最终产品测试时间，从而可达到降低测试成本与测试时间的有益效果。


图1是一般集成电路制造的流程示意图。
图2是现有技术中对封装后半导体构装元件进行测试的流程示意图。
图3是本发明的半导体构装元件测试方法的较佳实施例的测试流程示意图。
图4是一方块示意图，示出了基本电性测试与公板测试可取代直流电测试与功能测试，而交流电测试部分则由最终测试来完成。
具体实施例方式
有关本发明的前述及其它技术内容、特点、与功效，在以下结合附图的较佳实施例的详细说明中，将可清楚明白。
参阅图3所示，本发明的半导体构装元件的测试方法可适用于封装后的半导体测试制程，该半导体构装元件的测试方法的较佳实施例包括以下步骤。
首先，进行步骤31，构建一测试环境，准备多个待测试的半导体构装元件，并准备好测试环境所需的测试系统、程序、自动化设备，及人力安排。
接着，进行步骤32，对每一个半导体构装元件进行基本的电性测试，并筛选出通过基本电性测试的半导体构装元件。以本较佳实施例而言，该基本电性测试包括开路/短路测试，以及电源短路测试。但实际实施时，该基本电性测试还可以包括下列项目输出最大漏电流/输出最小漏电流测试、总体电流测试、静态电流测试、动态电流测试、输出最小漏电流/输出最大漏电流测试、输出高阻抗漏电流测试、输入高电位/输入低电位测试、及输出高电位/输出低电位测试等。
举例来说，以开路/短路测试而言，其目的是确保测试设备与待测试的半导体构装元件的接触接口是否良好，同时检查该半导体构装元件线路内部是否有开路或短路的情形。由于在输入/输出接脚通常内建有金属氧化物半导体元件，以在P信道P或N信道保护二极管，此测试就是针对这种特性来分析该半导体构装元件是否在开路/短路的测试项目上测试失败。由于本较佳实施例的基本电性测试仅作直流电项目的测量，所以耗费的时间相当短，通常1～2秒的时间便已足够。
在此，应注意的是，因各种半导体构装元件的产品特性不同，所需要的测试项目也不同，例如逻辑集成电路与内存所需的测试项目便有差异，而本较佳实施例仅是以一般逻辑性产品为例来进行说明，而且纵算是同属逻辑类集成电路，但产品不同测试项目也不尽相同，故实际实施时，应不以此为限。
而后，进行步骤33，将每一个通过基本电性测试的半导体构装元件置入一通用标准设计的公板中，进行公板测试，以实际的公板直接对每一个通过基本电性测试的半导体构装元件进行公板测试，再一次筛选出通过公板测试的半导体构装元件。本较佳实施例所述的公板泛指针对该半导体构装元件的产品功能，所设计制造出的业界通用的标准电路板。
举例来说，若该项待测试的半导体构装元件为一个人计算机主机用的芯片组，则该公板即为该个人计算机的“标准版”主机板，以适合的工作环境为需求，将该芯片组直接安装于该“标准版”的主机板上，并执行适当的程序，视其所输出的功能是否符合预期，便可直接判断该待测试的半导体构装元件的好坏。
当然，这只是以该项待测试的半导体封装元件为芯片组集成电路为例进行的说明。现阶段的绘图芯片、整合性通讯芯片、网络卡，以及微处理器等都可以通过开发适合的公板，搭配相对于现有技术中较为精巧的测试程序来进行公板测试，并根据品质等级加以分类。另外，开发公板用的测试程序，所需的时间并不长，通常只要数星期便可完成，且公板的制作非常简单，相对测试设备数千万元以上的价格，以及开发测试程序的复杂性，本发明的制作方法不仅简单而且可以节省生本。
在此，应注意的是，此阶段的测试是以产品功能测试为主，所谓的功能测试就是产品的真正功能测试，以一连串的测试模式输入该半导体构装元件，并逐一比较该半导体构装元件的输出是否有符合预期的高低电位状态。唯一不同的是，此阶段并非单纯以软件仿真测试环境，而是以实际的公板进行测试。也由于并非仿真测试，所以该半导体构装元件的好坏可立刻判断出来。换言之，通过此阶段测试的半导体构装元件即为确定可用的合格品。
此外，由于该公板测试是针对所有的功能输出检验，所以测试的时间较长，通常需要20秒以上的时间，是整个测试过程中最耗费时间的步骤。
接着，进行步骤34，对每一个通过公板测试的半导体构装元件进行最终产品测试，进一步筛选出最终测试失败的半导体构装元件，而其余剩下的部分即为确实可用的半导体构装元件。
在此，应注意的是，此阶段的测试是以直流电测试为主，该直流电测试是指针对该半导体构装元件的时序、时钟脉冲来进行测试，由于公板测试并无法完成该半导体构装元件的交流电时序以及时钟脉冲测试，所以在公板测试之后，必须辅以现有技术中的最终产品测试的交流电测试，才算完成所有的测试项目。而该最终产品测试由于不需要进行直流电与功能测试，所以可节省许多测试时间，通常只需要2～3秒便可完成，这与现有技术中的最终产品测试需要6～7秒的时间相比，可节省一半以上的时间。
然后，进行步骤35，对该多个通过最终产品测试的半导体构装元件进行取样抽测。也即自该多个完成步骤34的半导体构装元件中抽出一定数量，重新返回到相同的测试环境，在测试程序、测试设备、与测试温度都不变的情况下，检验其测试结果是否与之前的测试结果一致，以作为继续下一测试流程的依据。
在本较佳实施例中，该步骤35所代表的意义是进行测试时，避免因电子产品不可抗拒的电子或电力因素而导致的误测现象产生，所以多一道取样的检查关卡，可以增加产品测试的稳定度。此时，便可保证出厂的半导体构装元件在功能与稳定度上的完整性。
当然，步骤35并非一定要进行，可视客户是否有此需求而定，本较佳实施例是以执行该取样抽测的流程为例进行说明的，但不应以此为限。
最后，进行步骤36，将前述通过取样测试的半导体构装元件运送出货。针对客户的要求，测试厂可以提供所谓的门对门服务，即帮助客户将测试完成品送至客户指定的地方(包括客户的产品买家)，有些客户指定点在海外，便需要考虑安排船期，如果在国内，则要考虑安排货运。由于出货运送的管理并非本发明的重点所在，故在此不再详加叙述。上述步骤进行至此，便完成了封装后的半导体构装元件的测试流程。
同样地，步骤36也并非固定流程，可视客户是否有此需求而定，本较佳实施例是以执行该出货运送的完整流程为例进行说明的，但是也可以不包括步骤36，不应局限于本实施例所限。
配合参阅图4，一般测试程序的测试项目基本上都包括直流电、交流电、以及功能三大测试主项，该半导体构装元件必须在每一项测试通过才能算是合格品。而本发明中步骤32的基本电性测试与步骤33的公板测试，可以先完成该半导体构装元件的直流电与功能测试，且单纯的直流电测试所需的硬件设备并不需要太高档，而执行步骤33所需的测试公板也相对比较便宜，所以剩下需要使用较高档测试设备的交流电测试部分，便不需耗费太长的测试时间。
根据以上的说明，将本发明与现有技术中的封装后半导体测试方式作一比较，可知本发明具有许多有益效果，详细说明如下一、简化测试流程。
由于本发明先以简单的基本电性测试，筛选出电性测试失败的半导体构装元件，再以实体的公板测试取代现有技术中的软件仿真测试，可直接测出真正的半导体构装元件在真实工作环境下的运作情形，所以不需要如现有技术中一般，受限于测试设备的硬件与软件能力而必须经过完整的直流电、交流电、以及功能测试，可精简繁复的半导体测试流程。
二、缩短最终测试时间。
由于现有技术中的最终产品测试必须走完测试程序所定义的所有测试项目，通常需要花费6～7秒的时间，而本发明以基本电性测试配合公板测试，可以取代现有技术中最终产品测试中的直流电与功能测试部分，所以在最终测试时，仅须针对交流电时序与时钟脉冲部分进行测试，通常这只需花费2～3秒的时间，故可有效缩短产品的最终测试时间。
三、降低测试成本。
由于产品最终测试必须搭配昂贵的测试设备，所以在收费方面是以秒计费，而本发明的基本电性测试与公板测试，可以先完成该半导体构装元件的直流电与功能测试，剩下需要使用到较高档测试设备的交流电测试部分，仅需耗费相对现有技术中不到一半的测试时间，所以能降低测试成本。此外，对于测试业者来说，由于不再需要投入高额的费用购买昂贵先进的测试设备，以及大幅缩短了测试所耗费的时间，所以可有效地降低测试成本。而相对于客户来说，因为不需耗费人力成本开发测试软件，所以可节省开发、纠错、及调整程序参数的时间，所以确实能达到降低成本的目的。
四、获得精确的测试合格率。
本发明的半导体构装元件的测试方法，是以基本的电性测试流程搭配实体的公用电路板进行测试，可对待测的半导体构装元件进行最直接的完整测试，将隐性的集成电路误测率完全暴露出来，并回馈提供给上游的集成电路设计业者，以获得精确的测试合格率。
本发明的半导体构装元件的测试方法，通过新的测试规划，简化设计测试架构及流程，对于降低测试时间及成本有重大的影响，并可大幅简化将来各类半导体产品的测试方法，减少测试所耗费的时间，提高测试的错误涵盖率。
综上，我国目前在半导体产业上的集成电路封装测试产量已排名世界第一，与美国、日本，以及韩国并驾齐驱。而我国产学界致力于半导体领域的研究成绩，也一再令世人刮目相看。在公元2003年全世界前六大封装测试公司，我国就占有前几名，台湾80％的加工出口区厂商都从事与集成电路封装测试有关的产业，其群聚的效应十分庞大。在这样的前提下，若我们只是故步自封，不尝试着突破瓶颈与开发新的测试方法，则目前的领导地位终会被超越，通过本发明的半导体构装元件的测试方法，主要是将基本电性测试结合系统级测试的观念引入到目前产业及测试技术已达到瓶颈的半导体测试产业中，通过简单实际的公板测试环境取代目前的软件仿真测试环境，进而提高测试产品的测试精准度，且能有效降低测试成本，缩短测试时间，故确实能达到本发明的目的。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则的内，所作的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。
权利要求
1.一种半导体构装元件的测试方法，适用于封装后的半导体测试制程，其特征在于所述测试方法包括如下步骤a)预备多个待测试半导体构装元件；b)分别对每一个所述半导体构装元件进行基本电性测试，筛选出通过基本电性测试的半导体构装元件；c)对每一个通过基本电性测试的半导体构装元件进行公板测试，再一次筛选出通过公板测试的半导体构装元件；以及d)对每一个通过公板测试的半导体构装元件进行最终产品测试，进一步筛选出测试失败的部分，以得到确实可用的半导体构装元件。
2.根据权利要求1所述的半导体构装元件的测试方法，其特征在于，所述方法还包括一步骤e)将前述通过公板测试的半导体构装元件运送出货。
3.根据权利要求2所述的半导体构装元件的测试方法，其特征在于，所述方法还包括一介于所述步骤d)与所述步骤e)之间的步骤f)对所述多个通过最终产品测试的半导体构装元件进行取样抽测。
4.根据权利要求3所述的半导体构装元件的测试方法，其特征在于，所述方法在所述步骤f)中的所述取样抽测是在所有测试条件都不变的情况下以少量的抽测样品再一次进行步骤d)的最终产品测试。
5.根据权利要求1所述的半导体构装元件的测试方法，其特征在于，所述方法在所述步骤b)中的所述基本电性测试包括开路/短路测试，以及电源短路测试。
6.根据权利要求5所述的半导体构装元件的测试方法，其特征在于，所述基本电性测试还包括选自下列项目所构成的测试项目群组输出最大漏电流/输出最小漏电流测试、总体电流测试、静态电流测试、动态电流测试、输出最小漏电流/输出最大漏电流测试、输出高阻抗漏电流测试、输入高电位/输入低电位测试、输出高电位/输出低电位测试，及上述测试项目的组合。
7.根据权利要求1所述的半导体构装元件的测试方法，其特征在于，所述方法在步骤c)中，所述公板是针对所述半导体构装元件的功能所设计，且为业界通用标准，而所述公板测试是以发表所述半导体构装元件所认证的同步发表的公板作为测试中心，以取代昂贵的测试设备所进行的测试。
8.根据权利要求1所述的半导体构装元件的测试方法，其特征在于，所述方法在步骤d)中，所述最终产品测试包括选自下列项目所构成的测试项目群组时序测试、频率测试，及上述测试项目的组合。
全文摘要
本发明公开了一种半导体构装元件的测试方法，适用于封装后的半导体测试制程。首先，准备多个待测试的半导体构装元件，接着，分别对每一半导体构装元件进行基本电性测试，筛选出通过基本电性测试的半导体构装元件，然后，对每一个通过基本电性测试的半导体构装元件进行公板测试，再一次筛选出通过公板测试的半导体构装元件，最后，对每一个通过公板测试的半导体构装元件进行最终产品测试，并进一步筛选出测试失败的部分，以得到确实可用的半导体构装元件，该方法可缩减现阶段半导体测试流程的测试时间，进而降低测试成本。
文档编号G01R31/28GK1770414SQ20041008717
公开日2006年5月10日 申请日期2004年11月4日 优先权日2004年11月4日
发明者欧阳勤一 申请人:达司克科技股份有限公司