专利名称：对半导体器件结构的焊垫进行俄歇分析的方法
技术领域：
本发明涉及半导体领域，特别涉及对半导体器件结构的焊垫进行俄歇分析的方法。
背景技术：
众所周知，半导体芯片必须先组装成封装体再耦接至外部装置作各种应用。基于此目的，于半导体芯片上便形成有焊垫，图1示出了现有的一种半导体芯片上的焊垫布局俯视示意图。参照图1，焊垫101沿着半导体芯片100的周边设置且不形成于包含有有源或无源元件的区域102上。通过在焊垫上埋焊线等导电连接物而使封装体与外部电路连接。 焊垫的成分通常为铝等金属，但是在半导体工艺的制作过程中，经常因为工艺环境的原因而使得半导体器件产生缺陷，比如焊垫内还掺杂有其他元素的杂质。由此使得焊线等导电连接物与焊垫的连接不牢固，导致半导体芯片的电路故障，因此当半导体芯片制作完成后， 需要对焊垫的组成成分进行分析。俄歇电子能谱(Auger Electron Spectroscopy AES)分析是一种测定固体表面化学成分的技术，简称俄歇分析。由于AES具有很高的空间分辨率和表面灵敏度，且束斑较小，因此被广泛应用在半导体制造行业。具体应用主要有利用AES进行焊垫(pad)表面粘污、分析缺陷等。AES的作用原理是通过电子束激发样品表面的电子，然后对收集到的样品表面的电子(即俄歇电子)进行俄歇分析，根据得到的俄歇电子能谱的峰值位置来判断固体表面所包含元素的种类。当利用AES对半导体芯片样品上的焊垫进行元素组分分析时，由于半导体芯片中形成有较多的介电层，例如层间介电层(Inter Layer Dielectric ILD)、金属间介电层 (Inter-Metal Dielectric IMD)和钝化层(Passivation)等，这类材料如果分布在分析位置的周围，将降低分析位置周围的导电性，使得分析位置的一次电子不能及时导走，在分析位置周围产生一定的负电荷积累，严重的会引起俄歇电子能谱的峰值的漂移，有时候甚至不能得到正常的俄歇电子能谱，这就是俄歇电子能谱中的荷电效应。现有的消除俄歇分析过程中产生的荷电效应的方法有用导电性较好的铝箔或者铟箔包裹样品，这种方法比较适合对较大分析区域进行俄歇分析，而对于精确位置的分析， 这种方法是很难实施的。除此之外，还可以使用导电性较好的银胶或者碳胶在分析区域建立导电通道，但是随着半导体技术的发展，半导体器件的尺寸不断减小，使得分析区域也呈现减小的趋势，因此涂胶这种方法反而容易污染到分析区域。除了以上两种方法之外，还可以对要分析的样品表面镀钼或者碳等导电性薄膜，由于俄歇能谱分析仪是一种灵敏度极高的仪器，因此镀膜会在分析中引入较多的杂质信号，从而影响俄歇分析的结果。因此，需要一种方法可以消除对半导体器件结构的焊垫进行俄歇分析时所产生的荷电效应，从而得到准确的俄歇分析结果
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式
部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。对半导体器件结构的焊垫进行俄歇分析的方法，其特征在于包括 提供前端器件，所述前端器件包括半导体衬底、金属互连层和焊垫； 确定所述焊垫上的分析区域的位置；
在所述焊垫上除了所述分析区域以外的位置形成深至所述半导体衬底的上表面或者所述半导体衬底内部的电子导通通道； 对所述焊垫进行俄歇分析。所述分析区域位于所述焊垫上的中心位置。所述分析区域的面积为所述焊垫面积的0. 02%1%。采用聚焦离子束来形成所述电子导通通道。所述采用聚焦离子束来形成所述电子导通通道包括 将所述聚焦离子束的电子束与离子束进行对中；
确定出所述电子导通通道的位置，所述电子导通通道的位置位于所述焊垫上除了所述分析区域以外的位置；
调整所述离子束为切割模式，所述离子束切割所述电子导通通道的位置，以形成深至所述半导体衬底上表面或者所述半导体衬底内部的所述电子导通通道。所述确定出所述电子导通通道的位置的方法为将所述聚焦离子束切换到所述离子束的成像模式，利用所述离子束扫描当前位置，根据扫描得到的图像确定所述电子导通通道的位置。所述离子束的成像模式的束流大小为3(Γ50皮安。所述离子束的切割模式的束流大小为300(Γ7000皮安。所述电子导通通道的横截面为正方形或者圆形。所述电子导通通道的横截面是边长为广10微米的正方形。本发明采用在焊垫上的分析区域之外的位置形成电子导通通道的方法，然后进行俄歇分析，使俄歇分析过程中积聚的负电荷通过电子导通通道被导入半导体衬底，从而流入大地，即克服了俄歇分析过程中产生的荷电效应。而且本发明形成电子导通通道的工艺简单，易于实现。本发明可以广泛应用于消除对焊垫进行俄歇分析时所产生的荷电效应，从而得到焊垫的俄歇电子能谱。


本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1是现有的一种半导体芯片上的焊垫布局俯视示意图； 图2Α是带有焊垫的半导体器件结构的截面示意图； 图2Β是图2Α的俯视示意图2C是根据本发明的实施例的方法得到的半导体器件结构的截面示意图； 图3Α至图;3Β是利用聚焦离子束形成电子导通通道的方法示意图；图4是根据本发明实施例的对半导体器件结构的焊垫进行俄歇分析的方法流程示意
图5是根据本发明实施例的利用聚焦离子束形成电子导通通道的方法流程示意图； 图6A是未利用根据本发明的方法对焊垫进行俄歇分析从而得到的俄歇电子能谱； 图6B是图6A的微分形式的俄歇电子能谱；
图7A是利用根据本发明的方法对焊垫进行俄歇分析从而得到的俄歇电子能谱； 图7B是图7A的微分形式的俄歇电子能谱。
具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明的对半导体器件结构的焊垫进行俄歇分析的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。图2A 图2C示出了根据本发明实施例的对半导体器件结构的焊垫进行俄歇分析的方法。如图2A所示，提供前端器件200，所述前端器件200包括半导体衬底201和焊垫 202。半导体衬底201上还形成有若干膜层，其中包含金属互联层，其它膜层不再一一描述； 焊垫202嵌入在前端器件200的若干膜层的顶层中，焊垫202的数量为至少一个，图2A中只表示出一个焊垫202，其它省略。如图2B所示，确定对焊垫202进行俄歇分析的分析区域203的位置。所述分析区域203可以位于焊垫202上的任意位置，优选地，分析区域203位于焊垫202的中心。另夕卜，本发明对分析区域203大小不作限定，优选地，分析区域203的面积为焊垫202面积的
0.02%"2%o如图2B和2C所示，在焊垫202上除了分析区域203以外的任意位置形成电子导通通道204，所述电子导通通道204深至所述半导体衬底201的上表面或者深至所述半导体衬底201的内部。所述电子导通通道204的横截面可以为正方形、圆形或者其它图形。当横截面为正方形时，其边长范围为广10微米。本发明对电子导通通道204的形成方法不作限制，优选地，可以利用聚焦离子束(Focused Ion Beam FIB)在焊垫202的表面切割出电子导通通道204，具体方法参见本实施例后续部分对图3A 图;3B的阐释。最后，对所述分析区域203进行俄歇分析。所述俄歇分析为本领域技术人员所公知，即利用俄歇能谱分析仪对分析区域进行俄歇分析，俄歇分析过程中在分析区域聚集的负电荷将通过电子导通通道204流入半导体衬底201，进而流入大地。图3A 图;3B示出了根据本发明的实施例的利用FIB形成电子导通通道的方法示意图。如图3A所示，首先进行FIB的电子束(Electron Beam E-beam)与离子束(Ion
5Beam I-beam)的对中。这是由于E_beam的方向是垂直的，E_beam与I-Beam之间有一夹角，一般这个夹角为52度，而前端器件300置于与E-beam互相垂直的位置，因此E-beam、 I-beam在前端器件300上的交点不同，对E-beam与I-Beam进行对中的方法是利用E-Beam 监控前端器件300，同时将前端器件300旋起一定角度，若发现成像位置出现漂移，则调整前端器件300向上或者向下平移一段距离，以克服成像位置的漂移。直到将前端器件300旋起52度角，且成像位置无漂移为止。此时前端器件300所在的高度恰好为E-Beam和I-Beam 的交点处。且前端器件300与I-beam垂直。如图所示。将FIB切换到I-beam的成像模式，此时I-beam束流的大小为30 50皮安，利用 I-beam多次扫描当前位置，根据扫描得到图像确定电子导通通道的位置，所述电子导通通道的位置位于焊垫上除了分析区域以外的任意位置。利用I-beam形成电子导通通道调整I-beam为切割模式，即调整I-beam的束流大小为300(Γ7000皮安，I-beam切割所述电子导通通道的位置，以形成深至半导体衬底302 的上表面或者深至半导体衬底302内部的电子导通通道。电子导通通道的横截面可以是正方形、圆形或者其它图形。切割的同时，需利用FIB机台上的终点探测器(End Point Detector EPD)来判断电子导通通道是否深至半导体衬底302的上表面，EPD在半导体工艺中一般用作电路修补， 其作用原理是EPD可以测出样品表面的电流，当切割到导体样品时，则测得的电流将增大，当切割到介质样品时，测得的电流将减小。由于半导体衬底302的材料为掺杂的Si，因此半导体衬底302是导电的，而且半导体衬底302以上各膜层的材料的导电性是已知的，因此可以通过观察EPD测得的电流的变化趋势，来判断是否切割到半导体衬底302的上表面。 又因为I-beam的切割深度的单位为纳米，而半导体衬底的厚度为微米级别，因此I-beam切割时一般不会穿透半导体衬底302。除了采用EPD对切割样品表面的电流实施监测外，还可以根据聚焦离子束机台上的监测终端显示出的光斑的明暗程度来确定FIB是否切割到半导体衬底302的上表面FIB 作用样品表面时，激发出较多的二次电子、特征X射线和连续谱X射线等，这些物质在监测终端上以光斑形式显示出来。当FIB作用在导体表面时，所述光斑较亮，当切割到介质表面时，所述光斑较暗。由于I-beam的切割模式的束流很大(300(Γ7000皮安)，利用它切割金属材质的焊垫301表面时会产生金属碎屑，这些金属碎屑残留在电子导通通道内；同时由于I-beam的离子源是镓(Ga)离子，部分( 离子在切割过程中将植入到电子导通通道的侧壁中，由于金属碎屑与( 离子均可以导电，因此形成的电子导通通道具有导电功能。图4示出了根据本发明实施例的对半导体器件结构的焊垫进行俄歇分析的方法流程示意图。如图4所示，本发明的方法包括以下步骤
步骤401，提供前端器件，所述前端器件包括半导体衬底和焊垫； 步骤402，确定焊垫上进行俄歇分析的分析区域；
步骤403，在所述焊垫上的所述分析区域以外的任意位置形成深至所述半导体衬底的上表面或者深至所述半导体衬底内部的电子导通通道； 步骤404，对所述焊垫上的分析区域进行俄歇分析。优选地，步骤403中所述形成电子导通通道的方法为利用FIB进行切割，如图5所示，具体实施方法包括如下步骤
步骤501，将FIB的电子束(Electron Beam E-beam)与离子束(Ion I-beam)进行对
中；
步骤502，确定所述电子导通通道的位置，所述电子导通通道的位置是焊垫上除了所述分析区域以外的任意位置；
步骤503，调整I-beam为切割模式，利用I-beam切割所述电子导通通道的位置，以形成深至半导体衬底上表面或者深至半导体衬底内部的电子导通通道。其中，步骤502中所述确定电子导通通道的方法为将FIB切换到I-beam的成像模式，利用I-beam扫描当前位置，根据扫描得到图像确定电子导通通道的位置。本发明对电子导通通道在焊垫上的具体位置不作限定，所述电子导通通道的位置是所述分析区域以外的任意位置。此外，本发明对电子导通通道的深度也不作限制，本领域技术人员可以理解的是，所述深度可以及至半导体衬底的上表面或者深入半导体衬底的内部均可，但不能穿透半导体衬底，这样即可以使俄歇分析时积聚在焊垫上的负电荷通过电子导通通道流入半导体衬底，进而导入大地，即消除荷电效应，进而使俄歇分析得到的俄歇电子能谱更加精确。下面通过对比实验验证利用本发明的对半导体器件结构的焊垫进行俄歇分析的方法的效果。图6A、图6B示出了未利用根据本发明的方法对焊垫进行俄歇分析而得到的俄歇电子能谱，图6B是图6A的微分俄歇电子能谱。参照图6A、图6B，因为俄歇分析造成的分析区域周围聚集大量的负电荷，对比各已知元素的俄歇电子能谱可知，此时俄歇电子能谱的电子峰的位置出现了漂移，荷电效应严重影响了俄歇分析结果。图7A、图7B示出了利用根据本发明的方法对焊垫进行俄歇分析从而得到的俄歇电子能谱，图7B是图7A的微分俄歇电子能谱。参照图7A、图7B，通过利用FIB在分析区域切割出电子导通通道后，再进行俄歇分析，此时各电子峰的位置与各已知元素的电子峰位置一一对应，说明此时已经消除了荷电效应，从而得到精确的俄歇电子能谱。
权利要求
1.对半导体器件结构的焊垫进行俄歇分析的方法，其特征在于包括提供前端器件，所述前端器件包括半导体衬底和焊垫；确定所述焊垫上的分析区域的位置；在所述焊垫上除了所述分析区域以外的位置形成深至所述半导体衬底的上表面或者所述半导体衬底内部的电子导通通道；对所述焊垫进行俄歇分析。
2.如权利要求1所述的对半导体器件结构的焊垫进行俄歇分析的方法，其特征在于 所述分析区域位于所述焊垫上的中心位置。
3.如权利要求1所述的对半导体器件结构的焊垫进行俄歇分析的方法，其特征在于 所述分析区域的面积为所述焊垫面积的0.02 H
4.如权利要求1所述的对半导体器件结构的焊垫进行俄歇分析的方法，其特征在于 采用聚焦离子束来形成所述电子导通通道。
5.如权利要求4所述的对半导体器件结构的焊垫进行俄歇分析的方法，其特征在于 所述采用聚焦离子束来形成所述电子导通通道包括将所述聚焦离子束的电子束与离子束进行对中；确定出所述电子导通通道的位置，所述电子导通通道的位置位于所述焊垫上除了所述分析区域以外的位置；调整所述离子束为切割模式，所述离子束切割所述电子导通通道的位置，以形成深至所述半导体衬底上表面或者所述半导体衬底内部的所述电子导通通道。
6.如权利要求5所述的对半导体器件结构的焊垫进行俄歇分析的方法，其特征在于 所述确定出所述电子导通通道的位置的方法为将所述聚焦离子束切换到所述离子束的成像模式，利用所述离子束扫描当前位置，根据扫描得到的图像确定所述电子导通通道的位置。
7.如权利要求6所述的对半导体器件结构的焊垫进行俄歇分析的方法，其特征在于 所述离子束的成像模式的束流大小为3(Γ50皮安。
8.如权利要求5所述的对半导体器件结构的焊垫进行俄歇分析的方法，其特征在于 所述离子束的切割模式的束流大小为300(Γ7000皮安。
9.如权利要求1所述的对半导体器件结构的焊垫进行俄歇分析的方法，其特征在于 所述电子导通通道的横截面为正方形或者圆形。
10.如权利要求9所述的对半导体器件结构的焊垫进行俄歇分析的方法，其特征在于 所述电子导通通道的横截面是边长为广10微米的正方形。
全文摘要
本发明涉及对半导体器件结构的焊垫进行俄歇分析的方法，具体步骤为提供前端器件，前端器件包括半导体衬底和焊垫；在焊垫上的分析区域周围形成深至半导体衬底的上表面或者深至半导体衬底内部的电子导通通道；最后对焊垫进行俄歇分析。其中，形成电子导电通道的方法为利用聚焦离子束在焊垫上分析区域之外的位置切割。当对焊垫进行俄歇分析时，在分析区域聚集的负电荷可以通过电子导通通道流入大地，有效地解决了俄歇分析过程中产生的荷电效应，得到精确的俄歇电子能谱，从而可以使俄歇进行分析的结果更加精确。本发明可以广泛应用于对半导体结构的焊垫进行俄歇分析时消除荷电效应的方法中。
文档编号G01N23/227GK102455306SQ201010524970
公开日2012年5月16日 申请日期2010年10月29日 优先权日2010年10月29日
发明者李明, 杨卫明, 段淑卿, 芮志贤, 齐瑞娟 申请人:中芯国际集成电路制造(上海)有限公司