专利名称：用于物理失效分析的改进型可寻址测试芯片及制作方法
技术领域：
本发明属于半导体制造技术领域，具体涉及一种适用于物理失效分析的改进型可寻址测试芯片。
背景技术：
传统半导体制造中，短程测试芯片依靠其生产周期长、测试灵活性大，成为获取半导体生产工艺缺陷率和成品率的重要方法。但是短程测试芯片需要将测试单元单独的连接到终端PAD (焊盘)上，通常每个测试单元需要连接两个或多个PAD。当芯片进行测量时，连接测试仪器的探针打在PAD上，测量信号通过探针进入到PAD，进而进入到与PAD相连接的测试单元中，从而对该测试单元进行测量来检测是否存在缺陷。但是PAD面积较大，这造成了短程测试芯片的面积利用率很低。基于这个考虑，普通可寻址测试芯片通过引入类似于静态记忆体芯片的地址译码电路，大大减少了 PAD的数量，相对提高了测试芯片的面积利用率。如图1所示，普通可寻址测试芯片中包括行列地址译码电路，信号选择电路以及测试单元。行译码电路的任务是从测试单元阵列诸多行中选中所需的行，列译码电路的任务是产生列选信号，从选中行所对应的某个测试单元中选出所需要的某个测试结构；信号选择电路由与信号线相连的列导通管和行导通管串联而成的，并分别由行列地址译码电路产生的行列选信号来控制，当行列选信号均为高电平时，对应的行列导通管均导通，信号线上的测试信号就可以单独地进入到选中的测试结构，进行相应的测试。例如，当有m个PAD 作为行地址位，η个PAD作为列地址位，4个PAD作为信号线，那么通过(m+n+4)个PAD，可以控制(2mX2n)个测试单元。电学失效分析(EFA)是以电学测量为主的失效分析，主要工作目的是确定芯片中发生故障的测试结构。电学失效分析是基于功能性的检测，通过为芯片提供电测试信号，分析电测试结果是否符合理论分析，来确定发生故障的测试结构。物理失效分析(PFA)是为了根据要求获取测试芯片内测试结构的线宽、厚度、成分等值。比如，通过电学失效分析发现某个测试结构存在缺陷时，很多时候需要通过扫描电镜(SEM)观察具体的缺陷特征，来确定造成电路失效的原因。电学失效分析只是确定了存在缺陷的测试结构，而扫描电镜的观测范围较小，同时，很多时候需要对缺陷发生的位置进行切片观察，所以还需要确定出缺陷发生的具体位置。为了利用扫描电镜，物理失效分析通过为有缺陷的电路测试结构产生电压差异来确定缺陷的具体位置。在扫描电镜下，不同电压的两部分，会呈现出不同的亮度。现在，通常利用两种方法产生电压差异(1)测试结构一端接地，另一端悬空，当扫描电镜的能量足够高(大于3keV)，它产生的电子可以扩散进入芯片内部测试结构的与接地端相连的部分，电子会从接地端溢出；而当测试结构断路，其扩散进入的电子会在接地端滞留，无法逃逸，从而，与接地端相连的部分和与悬空端相连的部分会产生电压差，在扫描电镜下就会出现亮度差异，左边悬空的一端较亮，而右边接地的一端较暗，在它们的分界处，就是缺陷所在的位置。(2)通过人为地为测试结构接通电源，如果测试结构存在断路缺陷，那么测试结构就会产生电压差，从而在扫描电镜下发现缺陷所在的位置。普通可寻址测试芯片的PAD个数通常较多，比如10个行地址位PAD，10个列地址位PAD，以及4个作为测试信号输入端的PAD。在进行电学失效分析时，测试仪器的一组探针会与PAD相连，探针不需要进行移动，只需要进行信号的顺序变化，每次选中一个测试结构，然后在作为信号PAD上输入和在短程测试芯片测量时相同的测试信号，就能获得测量的数据。但当需要进行物理失效分析时，就会遇到一个很大的难题物理失效分析所用的仪器没有足够多的探针来测试普通的可寻址测试芯片。基于这个原因，普通的可寻址测试芯片就无法用于物理失效分析，当通过电学失效分析发现了某个测试结构存在缺陷，就无法进一步得到该缺陷的特征，以分析造成缺陷的原因，在一定程度上，这限制了普通可寻址测试芯片的适用范围。申请号为200910102099. 5的中国发明专利公开了一种用于测试半导体生产工艺缺陷的测试芯片，包括用于控制测试信号是否进入选中的测试单元的信号选择电路、用于选择测试单元的周围地址译码电路和用于测试生产工艺缺陷的测试单元，但该测试芯片只适用于进行电学失效分析，电学失效分析用的测试仪器往往有足够多的探针与测试芯片上的PAD —一相连，探针不需要进行移动，只需要进行信号的顺序变化，通过地址译码电路， 每次选中一个测试结构，进行测试。但如果需要进一步确定缺陷存在的具体位置，分析缺陷的特征，就需要对测试芯片进行物理失效分析，而物理失效分析用的仪器往往没有足够多的探针与测试芯片上的PAD —一相连，因此就无法通过地址译码电路来选中测试结构进行测试，从而也就无法进一步确定缺陷存在的具体位置，分析缺陷的特征以及造成缺陷的原因，在一定程度上，这种测试芯片的适用范围是受限制的。

发明内容
本发明提供了一种用于物理失效分析的改进型可寻址测试芯片，该测试芯片结合了静态记忆体芯片以及短程测试芯片的设计思路，提高了芯片面积的利用率，同时既可以进行电学失效分析，也可以进行物理失效分析。一种用于物理失效分析的改进型可寻址测试芯片，包括周围地址译码电路、信号选择电路、测试单元以及用于物理失效分析的PAD阵列。所述的周围地址译码电路用于给测试单元赋予一个地址，其由行地址的译码电路和列地址的译码电路组成。所述的行地址的译码电路产生行选择信号，控制信号选择电路行导通管的通断， 从测试单元阵列诸多行中选出所需的行；列地址的译码电路产生列选择信号，控制信号选择电路列导通管的通断，从行地址的译码电路选择的行的多个信号通路中选出所需要的某个测试单元的信号通路。行地址的译码电路和列地址的译码电路为一般的组合逻辑电路，其地址位数的多少决定了整个测试芯片中测试单元个数的多少，如m个行地址位，η个列地址位，就决定了之“^？“的测试单元阵列。所述的信号选择电路是测试信号进入选中的测试单元的开关电路，其由信号线与测试单元之间的行导通管和列导通管串联而成，由于测试单元是阵列结构，信号选择电路实为导通管阵列，所述的信号选择电路的控制端与周围地址译码电路相连。周围地址译码电路控制信号选择电路的导通，所述行导通管由行译码电路产生的选择信号来控制，列导通管由列译码电路产生的选择信号来控制。当某测试单元所在位置的行与列的选择信号均为高电平时，开关电路导通，使信号线上的测试信号通过并单独地进入到该测试单元，对其进行测试。所述的测试单元用于接收测试信号并进行测试，其采用短程测试芯片的测试单元，测试单元的内容是由芯片设计的目的而定，测试单元有一个最小单元，测试单元设计的实际大小为最小单元大小或最小单元的整数倍大小。所述的测试单元可以根据测试生产线各个工艺模块的缺陷率的需要设计成任意结构，可以根据生产工艺的测试需要设定行数和列数，并按行列排布成阵列形式，该排列方式类似于记忆体单元排布，用于测试生产工艺的缺陷。所述的用于物理失效分析的PAD阵列是给物理失效分析所用的仪器探针提供连接，其包括控制每行上的行导通管通断的控制PAD阵列以及为测试单元提供测试电压的信号PAD阵列。每个控制PAD与导通管阵列中对应的行上的所有行导通管的控制端相连，每个信号PAD与导通管阵列中对应的列上的所有行导通管的输入端相连。当进行物理失效分析时，根据电学失效分析确定的存在缺陷的测试单元的地址， 使该测试单元所处的行对应的控制PAD置为高电平，进而导通连在该行上的所有行导通管，然后，在与该测试单元对应的两个行导通管分别相连的两个信号PAD上加上电压，测试单元内部就会产生电压差，最后通过扫描电镜观察测试单元中亮度的差异，来确定缺陷的具体位置。本发明用于物理失效分析的改进型可寻址测试芯片的工作原理是采用普通可寻址测试芯片的原理，对测试芯片进行电学失效分析，即通过周围译码电路给测试单元赋予一个地址，测试信号通过寻址，每次唯一的进入一个测试单元进行测试。其中，测试信号的寻址是通过在测试单元与信号线之间加入信号选择电路作为开关电路实现的，周围译码电路产生的行列选信号控制信号选择电路的通断。当通过电学失效分析测试出芯片中某一测试单元存在缺陷，根据存在缺陷的测试单元地址，会进一步进行物理失效分析，即通过控制PAD导通该测试单元所在行的所有行导通管，然后通过信号PAD为该测试单元接通电源，即在与该测试单元对应的两个行导通管分别相连的两个信号PAD上加上电压，测试单元内部就会产生电压差，通过扫描电镜观察测试单元中因为电压差异造成的亮度不同，从而定位缺陷位置，观察缺陷特征。优选的技术方案中，所述的周围地址译码电路采用二级译码，包含预译码器和二级译码器，能够减少译码电路中晶体管的数目以及传输延迟。优选的技术方案中，相邻的两个测试单元共用一个行导通管，能有效节省测试芯片面积，提高芯片的面积利用率。优选的技术方案中，所述的导通管为NMOS管，导通迅速，功耗低，集成度高、可靠性强。—种用于物理失效分析的改进型可寻址测试芯片的制作方法，包括如下步骤
(1)测试单元版图的设计测试单元的内容是由芯片的测试目的决定的。如果芯片是用于测量生产线中各个工艺模块的缺陷率的，那么测试单元可以包含所有测试缺陷率的测试电路结构。(2)信号选择电路的设计测试芯片的信号选择电路，是由位于测量信号与测试单元之间的行导通管和列导通管串联而成的，一个导通管就是一个NMOS管。每个导通管都有一个衬底，所以芯片需要一个PAD来为每个导通管提供衬底电位。短程测试芯片是将每一种测试单元连接到单独的终端PAD上，测试信号直接通过 PAD进入到测试单元中进行测量。而在本改进型的测试芯片中，出于寻址的需要，信号线与测试单元之间加入了行列导通管。行列导通管的导通电阻和长距离连线的线电阻若加入到测量中将产生不可忽略的误差，尤其是对测阻值的测试单元来说。短程测试芯片的测试单元以两端结构测电阻或者漏电的为主，如蛇形结构 (snake)，梳子状结构(comb)和链状结构(via chain)等。对于测电阻的两端结构的测试单元来说，测试单元的大小通常是几十微米见方，阻值较小，而测试单元的两端各引入了行列导通管的导通电阻和长距离连线的线电阻等旁路电阻，直接测量将引起很大误差，因此， 测电阻的两端结构的测试单元采用四端电阻测量法来保证测量精度。四端电阻测量法，是指在测目标电阻时，电阻两端各有一条电流激励线和一条电压检测线，两者严格分开，各自构成独立回路。测量时在电流激励回路中施加电流，然后在电压检测回路中由于测试回路具有极高输入阻抗，流过电压检测回路的电流为零，电压检测回路中旁路电阻上的压降为零，因此可以准确地检测有电流流过的目标电阻两端的电压值。所以测电阻的两端结构的测试单元每一端都需要两条开关通路，才能形成完整的测量回路，因此测试单元的每一端有两个栅极由行选择信号控制的共栅共源(漏)的行通导管分别与两个栅极由列选择信号控制的共栅列通导管串联，一个通导管就是一个NMOS管。为了提高测试芯片的有效面积使用率，相邻的两个测试单元可以共享一端的开关通路，因此，对于2mX2n的测试单元阵列(m 个行地址位，η个列地址位)原本需要2 (测试单元端口数)X 2 (两个测量回路)X 2η条开关通路，现在只需要2Χ (2η+1)条开关通路，当要测量第i行第j列的测试单元时(i = 1， 2，3，…，m;j = 1，2，3，...，n)，第i行第j列和第j+Ι列的四条开关通路均会导通，形成唯一的该测试单元的测量通路，大大减少了作为开关的导通管的数量。对于测漏电的两端结构的测试单元实际阻值比较大，可以直接使用两端电阻法， 只需一个测试回路，直接施加电压检测感应电流就能达到测量目的。一个测试芯片的信号选择电路的设计以两端结构的测试单元为主。对于2"^2"测试单元阵列，信号选择电路是0-+1) X (2n+l)的导通管阵列，其中2-行是行导通管，还有一行是列导通管。行导通管的尺寸要小于测试单元的大小，而且行导通管的高度要和测试单元相匹配。列导通管的尺寸可以设计的大些，版图设计时可以整合到列地址译码电路中一起设计。(3)周围地址译码电路的设计测试芯片的周围电路和记忆体的周围电路相似，其主要组成部分是行地址的译码电路和列地址的译码电路。周围地址译码电路控制信号选择电路的导通，行导通管由行译码电路产生的选择信号来控制，列导通管由列译码电路产生的选择信号来控制。对于2mX2n的测试单元阵列，需要2X (2n+l)条开关通路，测试单元每一端的两条开关通路由同一个选择信号控制，也就需要个列选择信号，并且每次要同时产生相邻的两个控制信号。因此，列地址译码后，需要通过个或门，使得第j列的选择信号能够产生第j、j+l列的选择信号。为了减少译码电路中晶体管的数目以及传输延迟，往往采用二级译码。同时译码器的版图高度与测试单元的版图高度相匹配，使得译码器输出的控制线与其要控制的导通管处在同一水平线上，列导通管的版图尺寸也要与或门的版图尺寸相匹配，以避免复杂的走线问题。(4)用于物理失效分析的PAD阵列的设计用于物理失效分析的PAD阵列的大小规格是由测试单元的个数决定的，其中用于物理失效分析的PAD阵列包括控制每行的行导通管通断的控制PAD阵列以及为测试单元提供测试电压的信号PAD阵列。控制PAD的数量与测试芯片中测试单元阵列的行数相同，每个控制PAD可以同时控制对应行上的所有行导通管的通断，因此，对于一个有m个行地址位的测试芯片，其控制PAD的个数需要有2m个。信号PAD需要经过行导通管与测试单元相连， 信号PAD的数量与导通管阵列的列数相同，如果有η个列地址位，那么信号PAD的个数需要有2n+l个。当需要对某个特定的测试单元进行物理失效分析时，控制该测试单元所在行的行导通管的控制PAD处于高电平，然后在与该测试单元对应的两个行导通管分别相连的两个信号PAD上加上电压激励，就可以通过扫描电镜观察测试单元电路结构中因电压差异造成亮度不同的情况，从而定位缺陷位置，观察缺陷特征。(5)测试芯片的整合当测试芯片的测试单元、信号选择电路、周围地址译码电路以及用于物理失效分析的PAD阵列设计完成之后，下一步就需要把它们放到一起并进行整合。一个测试单元的最小单位大小是固定的，一个标准测试空间的大小也是固定的。 一个标准测试空间的大小包括测试单元占用的空间以及测试单元与行导通管的连线和行导通管与周围地址译码电路的连线的空间。标准测试空间的大小大于测试单元大小。a)根据测试单元的端口数和尺寸大小来整合行导通管与测试单元的。对于最小单元大小的测试单元，每个测试单元只占用一个测试空间，每个测试单元排布在相邻两列的行导通管中间。对于最小单元整数倍大小的测试单元，一个测试单元可以占用上下左右相邻的整数倍个测试单元的空间，测试单元排布在所占用的测试空间的中间，行导通管排布在测试单元的周围。对于两端结构的测试单元，测试单元的两端直接连接到两侧的行导通管的源/漏端。对于多端结构的测试单元，可以闲置相邻的测试单元空间，占用相邻的测试单元空间上的端口或者以增加行导通管和信号线为代价，具体视测试单元具体结构和测量方法而定。b)测试空间之间位置的整合。由于相邻的两个测试单元共享一端的导通管，所以测试空间位置的确定只要上下对齐，左右导通管跟相邻的测试空间重合。c)测试单元阵列和周围地址译码电路之间位置的整合。周围地址译码电路的行列控制线分别以测试空间横向、纵向的间距排列，因此，根据行列控制线的出线位置，在排布好周围地址译码电路的版图位置之后，就能固定测试单元阵列的位置。d)对用于物理失效分析的PAD阵列进行整合。当确定了周围地址译码电路行列控制线的出线位置以及测试单元阵列的位置之后，用于物理失效分析的PAD阵列只需分布在测试单元阵列的周围，用于控制行导通管的控制PAD位于测试单元阵列的右侧，与对应的行地址控制线直接相连；用于为测试单元提供电压激励的信号PAD位于测试单元阵列的上侧，与对应的开关通路相连。为了方便四端电阻测试法，在导通管阵列中，每一列上都有两条开关通路与该列上的每个导通管相连，其中有一条开关通路与信号PAD相连，当对应的导通管导通时，测试单元与对应的两个信号 PAD接通。(6)测试芯片的生产测试芯片设计完成之后，该测试芯片要经历其它产品同样的过程来制造光照版。 一般而言，该芯片要加DUMMY和0PC，然后再做光照版图。光照版图做完之后，进行硅片的生产。(7)测试芯片的测量。完成生产后，需要对芯片进行测量，在进行电学失效分析时，探针直接打到作为地址位的PAD上，探针不需要进行移动，只需要进行信号的顺序变化，每次选中一个测试单元，然后在作为信号PAD上加和在短程测试芯片测量时相同的测试信号，就能获得测量的数据；在进行物理失效分析时，需要有探针与控制存在缺陷的测试单元所在行上的行导通管的控制PAD相连，再在与该测试单元对应的两个行导通管分别相连的两个信号PAD上加上电压激励，就可以通过扫描电镜观察测试单元中电路结构的电压差，来确定缺陷的具体位置。本发明的用于物理失效分析的改进型可寻址测试芯片具有以下优点(1)通过采用类似记忆体芯片的周围译码电路来减少PAD的个数，同时通过测试单元共享导通管来减少导通管数量，有效地提高了芯片面积的利用率。(2)适应于任何结构的测试单元，通过复杂的测试芯片能够较为精确地预测各个工艺模块的缺陷率。(3)进行电学失效分析时不需要对探针进行移动，测量速度快。(4)通过引入用于物理失效分析的PAD阵列，可进行物理失效分析，使测试芯片可以提供更多的缺陷信息，大大提高了芯片的适用性。(5)采用四端电阻测量法，测量结果精确。


图1是普通可寻址测试芯片结构示意图。图2是本发明测试芯片的结构示意图。图3是本发明测试芯片的制作方法流程图。图4是via-chain测试结构版图。图5是via-chain测试结构横切面示意图。图6是本发明采用四端电阻测量法的电学测量示意图。图7是via-chain测试结构与行导通管整合后的测试空间版图。
图8是本发明测试芯片的版图。
具体实施例方式为了更为具体地描述本发明，下面结合附图及具体实施方式
对本发明的技术方案和制作方法进行详细说明。如图2所示，一种用于物理失效分析的改进型可寻址测试芯片包括用于测试生产工艺缺陷的测试单元、用于选择测试单元的周围地址译码电路、用于控制测试信号进入选中的测试单元的信号选择电路以及用于物理失效分析的PAD阵列6、7。如图3所示，一种用于物理失效分析的改进型可寻址测试芯片的制作方法包括如下步骤(1)测试单元版图设计测试单元用于接收测试信号并进行测试，其采用短程测试芯片的测试单元，测试单元有一个最小单元，测试单元设计的实际大小为最小单元大小或最小单元的整数倍大小。测试单元可以根据测试生产线各个工艺模块的缺陷率的需要设计成任意结构，根据生产工艺的测试需要设定行数和列数，并按行列排布成阵列形式，该排列方式类似于记忆体单元排布，用于测试生产工艺的缺陷。测试单元的结构类型是由芯片的测试目的决定的，如果芯片的测试目的是测试生产线各个工艺模块的缺陷率，则测试单元应包含用于测试缺陷率的测试电路结构；如果是 OPC和LITH0，则应包含OPC和LITHO的测试版图。如图4所示，一种via-chain的测试结构，是用于测量单一电特性的二端测试结构。如图5所示，via-chain结构占据了两层，层与层之间是通过via(通孔)的结构相连。 通过电压差侦测缺陷位置对如via-chain这种不在同一平面的测试结构具有很好的适应性，比如via-chain结构会有一种缺陷叫做soft open (伪接通)，它是连接两层的通孔介于接通与断开的一种状态，这是由于工艺的不稳定，造成通孔对两层金属连接不完全，当达到特定条件，通孔就有可能断开，使电路失效。如果伪接通发生在一层金属的结构上，测试人员可以通过扫描电镜直接观察结构，发现金属连接不完全的地方。但遇到如via-chain这种结构，伪接通是发生在通孔上，通孔是在层2的下方，无法通过扫描电镜直接观察，需要找出存在缺陷的位置，做切片，然后进行观察。所以通过电压差，可以发现缺陷所在的位置， 以便下一步准确地对芯片进行切割。(2)信号选择电路设计信号选择电路是测试信号进入选中的测试单元的开关电路，其由信号线与测试单元之间的行导通管和列导通管串联而成，由于测试单元是阵列结构，信号选择电路实为导通管阵列，一个导通管就是一个NMOS管，每个导通管都有一个衬底，所以如图8所示，芯片需要有一个PADS来为每个导通管提供衬底电位。信号选择电路的控制端与周围地址译码电路相连，周围地址译码电路控制信号选择电路的导通，行导通管由行译码电路产生的选择信号来控制，列导通管由列译码电路产生的选择信号来控制。当某测试单元所在位置的行与列的选择信号均为高电平时，开关电路导通，使信号线上的测试信号通过并单独地进入到该测试单元，对其进行测试。
信号选择电路的设计和测试单元的终端数和测量方法密切相关，并以两端结构的测试单元为主要目标，如comb，snake, via-chain等，通过适当地调整，也适用于其它结构的测试单元，如 transistor, comb snake 等。如图6所示，测试单元的每一端有两个栅极由行选择信号控制的共栅共源(漏) 行导通管，以及两个栅极由列选择信号控制的共栅列导通管，一个导通管就是一个NMOS 管。在测试信号和测试单元之间，由于行列导通管的导通电阻和长距离连线的线电阻的引入，只有采用四端电阻法，将电压和电流信号分开测量，将电压端放在测试单元的两端，才能避免旁路电阻加到测量中将产生不可忽略的误差。其中，在两条开关通路1、4上加上电压激励，在两条开关通路2、3上测量电阻两端的电压大小。同时，为了提高测试芯片的有效面积使用率，相邻的两个测试单元可以共享一端的导通管。因此，对于IOMX IOM的测试单元阵列，信号选择电路是1025X 1025的导通管阵列，其中IOM行是行导通管，还有一行是列导通管。当要测量第i行第j列的测试单元时(i = 1，2，3，...，m;j = 1，2，3，...，11)，第1行地址控制线以及第」列和第」+1列上的四条开关通路均会导通，形成唯一的该测试单元的测量通路。(3)周围地址译码电路设计周围地址译码电路用于给测试单元赋予一个地址，其由行地址的译码电路和列地址的译码电路组成。行地址的译码电路产生行选择信号，控制信号选择电路行导通管的通断，从测试单元阵列诸多行中选出所需的行；列地址的译码电路产生列选择信号，控制信号选择电路列导通管的通断，从行地址的译码电路选择的行的多个信号通路中选出所需要的某个测试单元的信号通路。行地址的译码电路和列地址的译码电路为一般的组合逻辑电路，其地址位数的多少决定了整个测试芯片中测试单元个数的多少，如10个行地址位，10个列地址位，就决定 T 1024X1024的测试单元阵列。列地址通过译码器译码后，需要通过1025个二输入或门来产生所需的1025个控制信号，并且每次仅有相应的相邻两列控制信号为高电平。为了减少译码电路中晶体管的数目以及传输延迟，往往采用二级译码，其中行地址的译码电路由行地址预译码器和行地址二级译码器组成，列地址的译码电路由列地址预译码器和列地址二级译码器组成。同时译码器的版图高度与测试单元的版图高度相匹配，使得译码器输出的控制线与其要控制的导通管处在同一水平线上，列导通管的版图尺寸也要与或门的版图尺寸相匹配，以避免复杂的走线问题。(4)用于物理失效分析的PAD阵列设计用于物理失效分析的PAD阵列是给物理失效分析所用的仪器探针提供连接，其包括控制每行上的行导通管通断的控制PAD阵列以及为测试单元提供测试电压的信号PAD阵列。每个控制PAD与导通管阵列中对应的行上的所有行导通管的控制端相连，每个信号PAD与导通管阵列中对应的列上的所有行导通管的输入端相连。当进行物理失效分析时，根据电学失效分析确定的存在缺陷的测试单元的地址， 使该测试单元所处的行对应的控制PAD置为高电平，进而导通连在该行上的所有行导通管，然后，在与该测试单元对应的两个行导通管分别相连的两个信号PAD上加上电压，测试单元内部就会产生电压差，最后通过扫描电镜观察测试单元中亮度的差异，来确定缺陷的具体位置。用于物理失效分析的PAD阵列的大小规格是由测试单元的个数决定的，控制PAD 的数量与测试芯片中测试单元阵列的行数相同，每个控制PAD可以同时控制对应行上的所有行导通管的通断，因此，对于一个有m个行地址位的测试芯片，其控制PAD的个数需要有 2m个。信号PAD需要经过行导通管与测试单元相连，信号PAD的数量与导通管阵列的列数相同，如果有η个列地址位，那么信号PAD的个数需要有2n+l个。5)测试芯片整合当测试芯片的测试单元、信号选择电路、周围地址译码电路以及用于物理失效分析的PAD阵列设计完成之后，下一步就需要把它们放到一起并进行整合。如图7所示，对于最小单元大小的测试单元，每个测试单元只占用一个测试空间， 每个测试单元排布在相邻两列的行导通管中间，左下角和右下角为控制测试信号进入测试单元的行导通管5。接着对测试空间之间位置进行整合，如图2所示，由于相邻的两个测试单元共享一端的行导通管，所以测试空间位置的确定只要上下对齐，左右导通管跟相邻的测试空间重合。再接下来就是测试单元阵列和周围地址译码电路之间位置的整合。周围地址译码电路的行列控制线分别以XSUE、YSUE (XSUE、YSUE为测试空间的长宽)的间距排列，因此，根据行列控制线的出线位置，在排布好周围地址译码电路的版图位置之后，就能固定测试单元阵列的位置。当确定了周围地址译码电路行列控制线的出线位置以及测试单元阵列的位置之后，用于物理失效分析的PAD阵列只需分布在测试单元阵列的周围，用于控制行导通管的控制PAD位于测试单元阵列的右侧，与对应的行地址控制线直接相连；用于为测试单元提供电压激励的信号PAD位于测试单元阵列的上侧，与对应的开关通路相连。为了方便四端电阻测试法，在导通管阵列中，每一列上都有两条开关通路与该列上的每个导通管相连，其中有一条开关通路与信号PAD相连，当对应的导通管导通时，测试单元与对应的两个信号 PAD接通。最后，整合用于物理失效分析的PAD阵列。当确定了周围地址译码电路行列控制线的出线位置以及测试单元阵列的位置之后，用于物理失效分析的PAD阵列只需分布在测试单元阵列的周围，如图8所示，用于控制行导通管的控制PAD7位于测试单元阵列的右侧，与对应的行地址控制线直接相连；用于为测试单元提供电压激励的信号PAD6位于测试单元阵列的上侧，与对应的开关通路相连。为了方便四端电阻测试法，在导通管阵列中，每一列上都有两条开关通路与该列上的每个导通管相连，其中有一条开关通路与信号PAD相连，当对应的导通管导通时，测试单元与对应的两个信号PAD接通。PAD的大小较大，为了让 PAD阵列的宽度与测试芯片中测试单元阵列的宽度相同，可以采取如图8所示几个PAD纵向排成一列的方式进行布局。(6)测试芯片生产测试芯片设计完成之后，该测试芯片要经历其它产品同样的过程来制造光照版。一般而言，该芯片要加DUMMY和0PC，然后再做光照版图。光照版图做完之后，进行硅片的生产。(7)测试芯片测量完成生产后，需要对芯片进行测量，在进行电学失效分析时，探针直接打到作为地址位的PAD上，探针不需要进行移动，只需要进行信号的顺序变化，每次选中一个测试单元，然后在作为信号PAD上加和在短程测试芯片测量时相同的测试信号，就能获得测量的数据；在进行物理失效分析时，需要有探针与控制存在缺陷的测试单元所在行上的行导通管的控制PAD相连，再在与该测试单元对应的两个行导通管分别相连的两个信号PAD上加上电压激励，就可以通过扫描电镜观察测试单元中电路结构的电压差，来确定缺陷的具体位置。
权利要求
1.一种用于物理失效分析的改进型可寻址测试芯片，包括周围地址译码电路、信号选择电路和测试单元，其特征在于还包括用于物理失效分析的PAD阵列，所述的用于物理失效分析的PAD阵列是给物理失效分析所用的仪器探针提供连接，其包括控制所述的信号选择电路中行导通管通断的控制PAD阵列以及为测试单元提供测试电压的信号PAD阵列；每个控制PAD与信号选择电路中对应的行上的所有行导通管的控制端相连，每个信号 PAD与信号选择电路中对应的列上的所有行导通管的输入端相连。
2.根据权利要求1所述的用于物理失效分析的改进型可寻址测试芯片，其特征在于 所述的周围地址译码电路采用二级译码，包含预译码器和二级译码器。
3.根据权利要求1所述的用于物理失效分析的改进型可寻址测试芯片，其特征在于 所述的信号选择电路中的导通管为NMOS管。
4.一种用于物理失效分析的改进型可寻址测试芯片的制作方法，包括如下步骤(1)根据芯片的测试目的，设计出与测试目的对应的测试单元版图；(2)设计为测试信号进入测试单元提供通路的信号选择电路；(3)设计出与静态记忆体芯片译码电路相同的用于选择测试单元的周围地址译码电路；(4)设计用于物理失效分析的PAD阵列；(5)对用于测试半导体生产工艺缺陷的测试芯片进行整合；(6)对整合后的测试芯片投入生产；(7)对生产出来的测试芯片进行电学失效分析测量和物理失效分析测量。
5.根据权利要求4所述的用于物理失效分析的改进型可寻址测试芯片的制作方法，其特征在于所述的测试单元采用四端电阻测量法测其电阻阻值，采用二端电阻测量法测其漏电流大小。
6.根据权利要求4所述的用于物理失效分析的改进型可寻址测试芯片的制作方法，其特征在于所述的步骤O)中，相邻的两个测试单元共用一个行导通管。
7.根据权利要求4所述的用于物理失效分析的改进型可寻址测试芯片的制作方法，其特征在于所述的测试芯片的测试单元放置在最小单元大小或者最小单元大小的整数倍大小的测试空间中来整合测试单元、信号选择电路和周围地址译码电路的版图位置；所述的测试空间最小单元大小大于测试单元的最小单元大小。
全文摘要
本发明公开了一种用于物理失效分析的改进型可寻址测试芯片，包括测试单元、周围地址译码电路、信号选择电路以及用于物理失效分析的PAD阵列。本发明还公开了一种用于物理失效分析的改进型可寻址测试芯片的制作方法，包括如下步骤(1)测试单元版图设计；(2)信号选择电路设计；(3)周围地址译码电路设计；(4)用于物理失效分析的PAD阵列设计；(5)测试芯片整合；(6)测试芯片生产；(7)测试芯片测量。本发明测试芯片通过采用类似记忆体芯片的周围译码电路，并引入用于物理失效分析的PAD阵列，提高了芯片的面积利用率，既可以进行电学失效分析，也可以进行物理失效分析。
文档编号G01R31/28GK102176441SQ20101061247
公开日2011年9月7日 申请日期2010年12月29日 优先权日2010年12月29日
发明者潘伟伟, 邵康鹏, 郑勇军 申请人:杭州广立微电子有限公司