专利名称：集成电路测试装置的制作方法
技术领域：
本发明是与集成电路测试(integrated circuit test)有关，特别是关于一种集成电路测试装置，通过将多个平行输入的低频逻辑信号转换为序列输出的高频逻辑信号的方式大幅增加其输出频率，故能测试工作频率较高的集成电路。
背景技术：
近年来，随着电子科技不断地进步，集成电路相关产业亦蓬勃地发展，其中集成电路测试产业即为一例。一般而言，用以对集成电路进行测试的集成电路测试装置均有其最高输出频率的限制，因而造成实际应用时的不便。举例而言，假设某一集成电路测试装置所具有的最高输出频率为500Mbps，代表该集成电路测试装置最高仅能针对工作频率为500Mbps的集成电路进行测试的工作，因此， 若集成电路的工作频率为l(ibps或2(ibpS，该集成电路测试装置即无法对其进行测试。尤其是在集成电路的工作频率不断提高的今日，为了能够测试高频的集成电路而需不断地更新升级集成电路测试装置，将会使得集成电路的测试成本大幅增加，不符合生产效益，亦导致集成电路的市场竞争力降低。

发明内容
因此，本发明提出一种集成电路测试装置，以解决上述问题。根据本发明的第一具体实施例为一种集成电路测试装置。在此实施例中，集成电路测试装置包含复数个输入端、转换模块及输出端。转换模块耦接该等输入端。输出端耦接转换模块。输入端是用以分别平行地输入复数个低频信号。转换模块是用以将该等低频信号转换为复数个高频信号。输出端是用以序列地输出该等高频信号。该等高频信号的输出频率与该等低频信号的输入频率的比值是和该等输入端的数目有关。在实际应用中，若输入该等输入端的该等低频信号的输入频率为F，且该等输入端的数目为n，则该输出端序列输出的该等高频信号的输入频率为(F*n)，η为正整数。转换模块可包含有复数个输入逻辑元件及输出逻辑元件，该等输入逻辑元件中的每一输入逻辑元件是分别对应并耦接至该等输入端，输出逻辑元件是对应并耦接至输出端。该等输入逻辑元件中的每一输入逻辑元件及输出逻辑元件可以是及(AND)间元件、反及(NAND)闸元件、或(OR)闸元件、反或(NOR)闸元件、互斥O(OR)闸元件或反互斥(XNOR) 闸元件。转换模块可以由元件可编程逻辑闸阵列(Field Programmable Gate Array, FPGA)或特定应用集成电路(Application Specific Integrated Circuit,ASIC)构成。输出端可依照特定顺序序列地输出该等高频信号，其中，特定顺序可以是随机产生或与该等输入端的排列顺序有关。相较于现有技术，根据本发明的集成电路测试装置是采用多个输入端与单一输出端的架构，通过将多个平行输入的低频逻辑信号转换为序列输出的高频逻辑信号的方式，使得集成电路测试装置的输出频率能够倍增，故能够测试具有较高工作频率的集成电路， 故可有效地节省集成电路的测试成本，由此提升集成电路的市场竞争力。此外，由于集成电路测试装置的输出频率的增加倍数是与其输入端的数目成正比关系，因此，集成电路测试人员可根据实际测试时的需求调整集成电路测试装置的输入端的数目，只要使得集成电路测试装置的输出频率能够高于集成电路的工作频率即可，亦可增加集成电路测试时的弹性。关于本发明的优点与精神可以通过以下的发明详述及所附图式得到进一步的了解。


图1是绘示根据本发明的一具体实施例的集成电路测试装置的功能方块图。图2是绘示图1中的转换模块包含逻辑元件的示意图。图3是绘示根据本发明的另一具体实施例的集成电路测试装置的功能方块图。图4是绘示图3中的转换模块包含第一输入逻辑元件、第二输入逻辑元件及输出逻辑元件的示意图。主要元件符号说明1、2:集成电路测试装置11 第一输入端12 第二输入端13,26 转换模块14、25 输出端LFl:第一低频信号LF2:第二低频信号HFl 第一高频信号HF2 第二高频信号130 逻辑元件Pinl 第一输入接脚Pin2 第二输入端P。ut 输出接脚21 24 输入端264 输出逻辑元件260 第一输入逻辑元件 262 第二输入逻辑元件
具体实施例方式根据本发明的一具体实施例为一种集成电路测试装置。顾名思义，集成电路测试装置是用以针对集成电路进行各种不同的测试工作。实际上，受测试的集成电路的种类及形式并无特定的限制，可以是模拟(analog) 集成电路、数字(digital)集成电路、无线通讯(wireless communication)集成电路、特殊应用集成电路(ASIC)或其他任意的集成电路。至于集成电路测试装置对于集成电路所进行的测试项目亦无特定的限制，可以是耐电压测试、耐电流测试或其他集成电路相关的电性测试项目。请参照图1，图1是绘示此实施例的集成电路测试装置的功能方块图。如图1所示，集成电路测试装置1包含第一输入端11、第二输入端12、转换模块13及输出端14。其中，第一输入端11及第二输入端12耦接至转换模块13，并且转换模块13耦接至输出端14。值得注意的是，虽然此实施例中的集成电路测试装置1仅包含两个输入端，但实际上输入端的数目亦可以是三个、四个甚至更多个，视集成电路测试时的需求而定，并无特定的限制。第一输入端11及第二输入端12是用以分别平行地输入第一低频信号LFl及第二低频信号LF2。也就是说，第一低频信号LFl是通过第一输入端11输入至转换模块13，而第二低频信号LF2则是通过第二输入端12输入至转换模块13。接着，转换模块13即会将第一低频信号LFl及第二低频信号LF2转换为第一高频信号HFl及第二高频信号HF2，并将转换后的第一高频信号HFl及第二高频信号HF2传送至输出端14。在实际应用中，转换模块13可以由元件可编程逻辑闸阵列(Field Programmable Gate Array, FPGA)(Application Specific Integrated Circuit, ASIC)构成，但不以此为限。在此实施例中，由于集成电路测试装置1包含两个输入端(第一输入端11及第二输入端1 及一个输出端14，因此，如图2所示，转换模块13相对应地包含逻辑元件130， 并且逻辑元件130具有两个输入接脚(第一输入接脚Pinl及第二输入端Pin2)及一个输出接脚P。ut。其中，第一输入接脚Pinl对应并耦接至第一输入端11 ；第二输入端Pin2对应并耦接至第二输入端12 ；输出接脚P。ut对应并耦接至输出端14。在实际应用中，上述的逻辑元件130可以是及(AND)闸元件、反及(NAND)闸元件、 或0)R)闸元件、反或(NOR)闸元件、互斥O(OR)闸元件或反互斥(XNOR)闸元件，但不以此为限。如图3及图4所示，在另一实施例中，假设集成电路测试装置2包含四个输入端 21 M及一个输出端25，则其转换模块沈将会相对应地包含第一输入逻辑元件沈0、第二输入逻辑元件262及输出逻辑元件沈4。其中，输入端21及22对应并耦接至第一输入逻辑元件沈0 ；输入端23及M对应并耦接至第二输入逻辑元件沈2 ；第一输入逻辑元件260及第二输入逻辑元件262耦接至输出逻辑元件沈4 ；输出逻辑元件264对应并耦接至输出端 25。在实际应用中，上述的第一输入逻辑元件沈0、第二输入逻辑元件262及输出逻辑元件264可以是及(AND)闸元件、反及(NAND)闸元件、或(OR)闸元件、反或(NOR)闸元件、 互斥O(OR)闸元件或反互斥(XNOR)闸元件，但不以此为限。回到图1，值得注意的是，由于集成电路测试装置1仅包含单一个输出端14，而此一输出端14并无法同时输出第一高频信号HFl及第二高频信号HF2，因此，输出端14将会序列地输出第一高频信号HFl及第二高频信号HF2。至于输出端14序列地输出第一高频信号HFl及第二高频信号HF2的特定顺序并无任何限制，特定顺序可以是随机产生或与第一输入端11及第二输入端12的排列顺序有关。也就是说，以此实施例为例，输出端14可以先输出第一高频信号HFl后，再输出第二高频信号HF2，或者输出端14先输出第二高频信号HF2后，再输出第一高频信号HF1，视实际测试时的需求而定。值得注意的是，假设本发明的集成电路测试装置所包含的输入端的数目为η，η为正整数，并且低频信号平行地输入集成电路测试装置的输入频率为fin，集成电路测试装置序列地输出该等高频信号的输出频率为f。ut，则输出频率f。ut = fin*n。因此，由于图1中的集成电路测试装置1包含两个输入端11及12，故F。ut = 2*Fin，亦即集成电路测试装置1的输出频率将会是输入频率的两倍；由于图3中的集成电路测试装置2包含四个输入端21 M，故F。ut = 4*Fin，亦即集成电路测试装置2的输出频率将会是输入频率的四倍。当集成电路测试装置包含不同数目的输入端时，亦可依此类推，故于此不另行赘述。相较于现有技术，根据本发明的集成电路测试装置是采用多个输入端与单一输出端的架构，通过将多个平行输入的低频逻辑信号转换为序列输出的高频逻辑信号的方式， 使得集成电路测试装置的输出频率能够倍增，故能够测试具有较高工作频率的集成电路， 故可有效地节省集成电路的测试成本，由此提升集成电路的市场竞争力。此外，由于集成电路测试装置的输出频率的增加倍数是与其输入端的数目成正比关系，因此，集成电路测试人员可根据实际测试时的需求调整集成电路测试装置的输入端的数目，只要使得集成电路测试装置的输出频率能够高于集成电路的工作频率即可，亦可增加集成电路测试时的弹性。通过以上较佳具体实施例的详述，是希望能更加清楚描述本发明的特征与精神， 而并非以上述所揭露的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。
权利要求
1.一种集成电路测试装置，包含复数个输入端，用以分别平行地输入复数个低频信号；一转换模块，耦接该等输入端，用以将该等低频信号转换为复数个高频信号；以及一输出端，耦接该转换模块，用以序列地输出该等高频信号；其中，该等高频信号的输出频率与该等低频信号的输入频率的比值是和该等输入端的数目有关。
2.如权利要求1所述的集成电路测试装置，其中若输入该等输入端的该等低频信号的输入频率为F，且该等输入端的数目为n，则该输出端序列输出的该等高频信号的输入频率为(F*n)，n为正整数。
3.如权利要求1所述的集成电路测试装置，其中该转换模块是由元件可编程逻辑闸阵列(Field Programmable Gate Array, FPGA)构成。
4.如权利要求1所述的集成电路测试装置，其中该转换模块是由特定应用集成电路 (Application Specific Integrated Circuit，ASIC)构成。
5.如权利要求1所述的集成电路测试装置，其中该转换模块包含至少一逻辑元件，该至少一逻辑元件分别对应并耦接至该等输入端及该输出端。
6.如权利要求5所述的集成电路测试装置，其中该至少一逻辑元件是选自由一及 (AND)闸元件、一反及(NAND)闸元件、一或(OR)闸元件、一反或(NOR)闸元件、一互斥O(OR) 闸元件及一反互斥(XNOR)闸元件所组成的群组。
7.如权利要求5所述的集成电路测试装置，其中该至少一逻辑元件包含复数个输入逻辑元件及一输出逻辑元件，该等输入逻辑元件分别对应并耦接至该等输入端，该输出逻辑元件对应并耦接至该输出端。
8.如权利要求1所述的集成电路测试装置，其中该输出端是依照一特定顺序序列地输出该等高频信号。
9.如权利要求8所述的集成电路测试装置，其中该特定顺序是与该等输入端的排列顺序有关。
10.如权利要求8所述的集成电路测试装置，其中该特定顺序为随机产生。
全文摘要
本发明揭露一种集成电路测试装置。集成电路测试装置包含复数个输入端、转换模块及输出端。该等输入端用以分别平行地输入复数个低频信号。转换模块用以将该等低频信号转换为复数个高频信号。输出端用以序列地输出该等高频信号。该等高频信号的输出频率与该等低频信号的输入频率的比值是和该等输入端的数目有关。
文档编号G01R31/3177GK102466777SQ20101056283
公开日2012年5月23日 申请日期2010年11月23日 优先权日2010年11月12日
发明者刘甲全 申请人:瑞鼎科技股份有限公司