专利名称：半导体装置的制作方法
技术领域：
本发明涉及一种一般的半导体装置，尤其是涉及一种为了进行晶片的良否判定而在晶片的所定区域插入TEG(测试元件组)的半导体装置。
图8表示形成有这种TEG的晶片。图8(a)中表示的一张晶片10，经切割细分形成多个芯片11。因此，如图8(b)所示，在多个芯片区域之间，描绘有作为切割标记的切割线12。这样，在晶片上分割芯片区域的区域，因可以用于描绘标记等，所以被称为划线区域。如图8(b)中参照符号13所示，TEG形成在划线区域中的所定区域。在以下的叙述中，把形成TEG的区域称作划线TEG区域。
过去，是在划线TEG区域内形成晶体管等电路元件，并通过测定这些电路元件本身的特性，来判断晶片的良否的。图9表示这种以往的半导体装置中的在划线TEG区域内形成的电路元件的例子。
在图9中，作为一例表示了两个晶体管Q1及Q2。晶体管Q1及Q2的栅极G与栅极测量点连接，源极S与源极测量点连接。另外，晶体管Q1的漏极D与漏极测量点A连接，晶体管Q2的漏极D与漏极测量点B连接。通过使经电缆与测量仪器(IC测量仪等)连接的探头接触这些测量点，可以测量晶体管Q1及Q2的特性。该测量是通过对电路元件施加直流电压，测量在电路元件上所产生的直流电压或直流电流，因而被称为DC检查。对于晶体管而言，应测量的特性可以举出截止时的漏极电流IOFF、导通时的漏极电流ION、增益系数β、及栅极和源极间的阀值电压VTH等。
但是，在实际使用的芯片中，将多个晶体管组合所构成的电路的延迟时间，会随各个元件的寄生电容和扩散电阻的变动而产生很大变化。然而，即使想通过测量仪器测量在划线TEG区域所形成的晶体管的寄生电容或扩散电阻，由于会受到电缆和探头的杂散电容或损耗电阻的影响所以测量也很困难。因此，在以往的半导体装置中，由于无法在初期阶段完全地检查晶片的良否，所以在成了完成后的芯片状态时才发现动作不良，因而产生了使后面工序的芯片成品率下降的问题。
另外，当分析引起这种动作不良的原因的工序时，由于是完成后的芯片状态所以只能进行AC检查，因而导致了确认作业的复杂化。
为了解决所述问题，本发明的半导体装置包括(a)包括形成有所需电路的多个芯片区域，和分割多个芯片区域的划线区域的半导体晶片；(b)由形成在划线区域内的晶片检查用多个晶体管构成的测试电路；(c)形成在划线区域内并与测试电路连接的输出点。
本发明的半导体装置，还可以具备形成在划线区域内并与测试电路连接的输入点。这时，也可以使测试电路包括串联连接的多个倒相电路。或者，也可以使测试电路包括根据控制信号由输入点供给的信号供给到第1输出端或第2输出端的选择电路；与选择电路的第1输出端串联连接的多个倒相电路；将多个倒相电路的最终段输出信号和选择电路的第2输出信号中的任意一个供给到输出点的输出电路；形成在划线区域、用于输入选择电路控制信号的控制信号输入点。或者，也可以使测试电路包括与输入点串联连接的多个倒相电路；对多个倒相电路最终段的输出信号，与供给到输入点的输入信号进行“异或”运算后供给到输出点的输出电路。
另外，在本发明的半导体装置中，也可以使测试电路包括环状连接的、将输入信号倒相并输出的多个电路；将多个电路中的任意一个电路的输出信号供给到输出点的输出电路。在此，还可以使这些电路至少包括一个NAND电路，半导体装置，还具备形成在划线区域内、以用于在至少一个NAND电路的一个的输入端供给控制信号的控制信号输入点。
在以上叙述中，最好使形成在划线区域内的晶片检查用多个晶体管，包括与形成在芯片区域内的晶体管相同形状的晶体管。另外，在门矩阵的情况下，最好使形成在划线区域内的晶片检查用多个晶体管，构成与形成在芯片区域内的基本单元相同形状的单元。
根据如上所述的本发明，由于将晶片检查用多个晶体管所构成的测试电路形成在划线TEG区域内，在初期阶段不仅可以对晶片的良否进行电路元件的DC检查，而且还可以进行电路的延迟时间等AC检查。另外，由于在不同的机种中形成了相同的电路，所以即使在不同机种之间也可以进行数据的比较。再有，也可以省略对各个芯片的AC检查，从而减轻在AC检查中的解析和分析负担。
图2是表示在本发明实施例2的半导体装置的划线TEG区域内所形成的测试电路的电路图。
图3是表示图2的测试电路的输入信号时间关系的波形图。
图4是表示在本发明实施例3的半导体装置的划线TEG区域内所形成的测试电路的电路图。
图5是表示图4的测试电路的输入信号时间关系的波形图。
图6是表示在本发明实施例4的半导体装置的划线TEG区域内所形成的测试电路的电路图。
图7是表示在本发明实施例5的半导体装置的划线TEG区域内所形成的测试电路的电路图。
图8中，图8(a)是表示形成有TEG的晶片的图，图8(b)是图8(a)所示的晶片的局部放大图。
图9是表示在以往的半导体装置的划线TEG区域内所形成的电路单元一例的图。
图中符号1～N—倒相电路；10—半导体晶片；11—芯片区域；12—切割线；13—划线TEG区域；20—选择电路；21、22、24、71—NAND电路；23—倒相电路；41—XNOR电路；61—缓冲电路。
如图8所示，半导体晶片10包括形成有所需电路的多个芯片区域11，和分割这些芯片区域的划线区域。在该划线区域中的划线TEG区域13内，形成有被称作TEG(测试元件组)的晶片检查用元件。根据本发明，在划线TEG区域内所形成的晶片检查用多个晶体管，构成用于AC检查的测试电路。再有，与测试电路的输入端连接的输入点，和与测试电路的输出端连接的输出点也形成在划线区域内。
首先，对本发明实施例1做一说明。


图1是表示在本发明实施例1的半导体装置的划线TEG区域内所形成的测试电路的电路图。如图1所示，在本实施例中，形成有串联连接多个倒相电路1～N。在此，N最好为大于2的偶数。
一般地，各个倒相电路由一个P沟道晶体管和一个N沟道晶体管组成。最好使这些晶体管与形成在芯片区域内的晶体管具有相同形状。另外，在门矩阵的情况下，最好使形成在划线TEG区域内的多个晶体管，构成与形成在芯片区域内的基本单元相同形状的单元。这样的话，也可以省略各个芯片的AC检查。
在倒相电路1的输入端连接有输入点，在倒相电路N的输出端连接有输出点。在半导体晶片的AC检查中，使与测量仪器连接的探头接触这些输入、输出点，并且，使探头接触电源供给点向测试电路供给必要的电源电压。然后，向输入点供给测试信号，并在输出点上测量出现的电压。
作为测量项目，例如，可以测量电路的延迟时间。如图1所示，通过串联连接多个倒相电路1～N，使由各个电路产生的延迟时间被累积，从而使延迟时间的测量变得容易。作为用于测量延迟时间的测试信号，例如，可以采用由低电平上升为高电平的阶跃信号或矩形波，通过对输入点的测试信号上升时刻与输出点的测试信号上升时刻进行比较，可以得出测试电路的延迟时间。
其次，对本发明实施例2做一说明。
图2是表示在本发明实施例2的半导体装置的划线TEG区域内所形成的测试电路的电路图，图3是表示图2的测试电路的输入信号时间关系的波形图。在本实施例中，除了形成有与实施例1相同的倒相电路1～N之外，还形成有分配输入信号的选择电路20，和作为输出电路的NAND电路24。
如图2所示，选择电路20由两个NAND电路21及22、和倒相电路23构成。选择电路20根据供给在控制信号输入点上的控制信号，将输入输入点的信号，由NAND电路21供给到第1输出端，或者，由NAND电路22供给到第2输出端。在选择电路20的第1输出端，串联连接有倒相电路1～N。NAND电路24对倒相电路N的输出信号与选择电路20的第2输出信号进行“与”运算(倒相)后，将其供给到输出点。
在半导体晶片的AC检查中，将连接在测量仪器上的探头接触输出点，并且，向电源供给点供给必要的电源电压。然后，向输入点供给测试信号，并在输出点上测量出现的电压。
当控制信号为高电平时，则倒相电路23的输出为低电平，因而NAND电路22的输出保持高电平。NAND电路21的输出随输入输入点的测试信号而变化。NAND电路21的输出经倒相电路1～N延迟后，供给到NAND电路24的一个输入端。因此，NAND电路24输出经倒相电路1～N延迟的测试信号(图3的输出信号A)。
而当控制信号为低电平时，NAND电路21的输出保持高电平。倒相电路23的输出也变为高电平，NAND电路22的输出随输入输入点的测试信号而变化。NAND电路21的输出，经倒相电路1～N供给到NAND电路24的一个输入端，NAND电路22的输出直接供给到NAND电路24的另一个输入端。因此，NAND电路24输出没有经倒相电路1～N延迟的测试信号(图3的输出信号B)。但是，该信号被NAND电路22及24所延迟。
如图3所示，在该测试电路中，输出信号B，相对于输入端的测试信号(输入信号)，只延迟了由NAND电路22及24所产生的延迟时间。再有，输出信号A，相对于输出信号B，只延迟了由倒相电路1～N所产生的延迟时间。因此，通过将控制信号切换为高电平或低电平从而对输出信号A和输出信号B进行比较，可以正确地测量由倒相电路1～N所产生的延迟时间。
这样，根据本实施例，不需测量输入点的测试信号，也可以进行半导体晶片的AC检查。另外，还可以不受由测量用的探头或电缆所产生的延迟的影响，进行延迟时间的测量。
其次，对本发明实施例3做一说明。
图4是表示在本发明实施例3的半导体装置的划线TEG区域内所形成的测试电路的电路图，图5是表示图4的测试电路的输入信号时间关系的波形图。在本实施例中，除了形成有与实施例1相同的倒相电路1～N之外，还形成有作为输出电路的XNOR电路(“同”电路)41。XNOR电路41，对倒相电路N的输出信号C和输入输入点的测试信号(输入信号)进行“异或”运算(倒相)后，供给输出点。
在半导体晶片的AC检查中，将连接在测量仪器上的探头接触输出点，并且，向电源供给点供给必要的电源电压。然后，向输入点供给测试信号，并在输出点上测量出现的电压。
如图5所示，在时刻t1上当输入信号上升时，XNOR电路41的输出信号变为高电平。再有，在时刻t2上倒相电路N的输出信号C经延迟后上升时，XNOR电路41的输出信号变为低电平。因此，XNOR电路41的输出信号成为高电平的期间，相当于倒相电路1～N的延迟时间。
这样，根据本实施例，不需测量输入点的测试信号、不对控制信号输入点施加控制信号，也可以进行半导体晶片的AC检查。另外，还可以不受由测量用的探头或电缆所产生的延迟的影响，进行延迟时间的测量。
其次，对本发明实施例4做一说明。
图6是表示在本发明实施例4的半导体装置的划线TEG区域内所形成的测试电路的电路图。在本实施例中，把与实施例1中相同的倒相电路1～N连接成环状，构成检查用环形振荡器，由环中的一点经缓冲电路61，在输出点上取出振荡信号。
在半导体晶片的AC检查中，将连接在测量仪器上的探头接触输出点，并且，向电源供给点供给必要的电源电压。然后，在输出点上测量出现的振荡信号频率或周期。例如，若假设所测量的振荡信号频率为100MHz，振荡信号的周期为10n秒。当倒相电路的段数N为99段时，若设各段的延迟时间为α，则下式成立。
99α＝10n秒/2因此，可以得出各段的延迟时间α＝约50p秒。在晶片的AC检查中，根据检查用环形振荡器的振荡频率、振荡周期、或各段的延迟时间，可以判断晶片的良否。
其次，对本发明实施例5做一说明。
图7是表示在本发明实施例5的半导体装置的划线TEG区域内所形成的测试电路的电路图。在本实施例中，把构成实施例4的检查用环形振荡器的多个倒相电路中的一个，替换为NAND电路71。在NAND电路71的一个输入，供给来自控制信号输入点的控制信号。这样，通过将NAND电路71用作环形振荡器一部分，就可以用控制信号控制振荡动作的导通或截止。
当控制信号为低电平时，NAND电路71的输出保持高电平，环形振荡器不振荡。而当控制信号为高电平时，由于施加在NAND电路71另一个输入端的信号被倒相后输出，所以环形振荡器开始振荡动作。振荡信号经缓冲电路61供给到输出点，通过与实施例4相同的方法，可以测量检查用环形振荡器的振荡频率、振荡周期、或各段的延迟时间。
综上所述，根据本发明，在初期阶段不仅可以对晶片的良否进行电路元件的DC检查，而且还可以进行电路的延迟时间等AC检查。另外，由于在不同的机种中形成相同的电路，所以即使在不同机种之间也可以进行数据的比较。再有，也可以省略对各个芯片的AC检查，从而减轻在AC检查中的解析和分析负担。
权利要求
1.一种半导体装置，包括包括形成有所需电路的多个芯片区域，和分割所述多个芯片区域的划线区域的半导体晶片；由形成在所述划线区域内的晶片检查用多个晶体管构成的测试电路；形成在所述划线区域内并与所述测试电路连接的输出点。
2.根据权利要求1所述的半导体装置，还具备形成在所述划线区域内并与所述测试电路连接的输入点。
3.根据权利要求2所述的半导体装置，所述测试电路包括串联连接的多个倒相电路。
4.根据权利要求2所述的半导体装置，所述测试电路包括根据控制信号将由所述输入点供给的信号供给到第1输出端或第2输出端的选择电路；与所述选择电路的第1输出端串联连接的多个倒相电路；将所述多个倒相电路的最终段输出信号和所述选择电路的第2输出信号中的任意一个供给到所述输出点的输出电路，所述半导体装置还包括形成在所述划线区域、用于输入所述选择电路控制信号的控制信号输入点。
5.根据权利要求2所述的半导体装置，所述测试电路包括与所述输入点串联连接的多个倒相电路；对所述多个倒相电路最终段的输出信号，与供给到所述输入点的输入信号进行“异或”运算后供给到所述输出点的输出电路。
6.根据权利要求1所述的半导体装置，所述测试电路包括环状连接的、将输入信号倒相并输出的多个电路；将所述多个电路中的任意一个电路的输出信号供给到所述输出点的输出电路。
7.根据权利要求6所述的半导体装置，所述多个电路至少包括一个NAND电路，所述半导体装置，还具备形成在所述划线区域内、以用于在所述至少一个NAND电路的一个的输入端供给控制信号的控制信号输入点。
8.根据权利要求1～7中的任意一项所述的半导体装置，形成在所述划线区域内的晶片检查用多个晶体管，包括与形成在所述芯片区域内的晶体管相同形状的晶体管。
9.根据权利要求1～8中的任意一项所述的半导体装置，形成在所述划线区域内的晶片检查用多个晶体管，构成与形成在所述芯片区域内的基本单元相同形状的单元。
全文摘要
一种半导体装置,包括:(a)包括形成有所需电路的多个芯片区域,和分割多个芯片区域的划线区域的半导体晶片;(b)由形成在划线区域内的晶片检查用多个晶体管构成的测试电路;(c)形成在划线区域内并与测试电路连接的输出点。在初期阶段不仅可以对晶片的良否进行电路元件的DC检查,而且还可以进行电路的延迟时间等AC检查。
文档编号G01R31/28GK1389915SQ02121689
公开日2003年1月8日 申请日期2002年5月31日 优先权日2001年5月31日
发明者关浩 申请人:精工爱普生株式会社